逻辑模拟是电子设计自动化(Electronic Design Automation-EDA)的重要组成部分,通过软件模拟来验证设计是否在功能和性能上达到预期的要求.随着集成电路复杂性的日益提高,传统的单机模拟器在模拟效率上已难以满足设计者的要求,为了提高模拟的速度,有学者提出了并行逻辑模拟的概念,试图通过分散模拟工作量到多个计算节点上来减少模拟时间.然而,对并行逻辑模拟至今仍在探索之中,如果我们能够抓住机遇,在并行逻辑模拟上有所突破,则必将提高我国在集成电路设计领域的竞争力,并对我国EDA的发展产生重要的推动作用.作者在对并行逻辑模拟的研究过程中,建立了一个基于门级的并行逻辑模拟系统,它能够对用VHDL(VHSIC Hardware Description Language)描述的门级电路模型进行模拟.在开发该系统之前,作者参与了MCS8051 IP(Intellectual Property)核的研究项目,为深入理解VHDL和数字电路的行为奠定了基础.在编译部分,用语法分析自动生成工具集PCCTS实现了对门级VHDL代码的词法和语法分析,并经过语义处理之后,生成一种模拟用的数据格式.在此过程中充分利用了PCCTS的自动产生功能,简化了编译模块的实现过程.在模拟部分,首先,作者引入三种电路划分算法,并对其中的锥划分算法进行了改进.然后针对门级电路的特点和编译后生成的数据格式设计了模拟模块,在其中采用了事件驱动模拟算法,并对事件驱动模拟算法进行了改进.在同步算法方面,作者对本系统中使用的一种乐观异步协议-时间偏差协议进行了系统的研究,介绍了时间偏差协议的实现WARPED模拟核,并将WARPED模拟核应用到了本系统中,用来对分布式节点上的模拟进行同步.最后以实际的电路对本系统进行了测试,证明本系统能够对门级电路进行正确地模拟,且得到了并行模拟时的加速比.作者还结合理论部分,对实验的结果进行了分析.