【摘 要】
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通信系统带宽的增加对其构件的性能提出了巨大的需求。模数转换（ADC）器芯片作为通信设备中的关键构件,近年来随着5G网络的逐渐普及,需要更加高速、低功耗、高精度的ADC芯片。因此,不管在工业界还是学术领域对高速ADC的研究都是一个吸引力较强的课题。而得益于半导体工艺的进步,器件尺寸、速度等性能的提升,使得具有功耗低、结构简单及占用面积小等优点的逐次逼近型（SAR）ADC脱颖而出,可以满足高速低功耗A
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通信系统带宽的增加对其构件的性能提出了巨大的需求。模数转换（ADC）器芯片作为通信设备中的关键构件,近年来随着5G网络的逐渐普及,需要更加高速、低功耗、高精度的ADC芯片。因此,不管在工业界还是学术领域对高速ADC的研究都是一个吸引力较强的课题。而得益于半导体工艺的进步,器件尺寸、速度等性能的提升,使得具有功耗低、结构简单及占用面积小等优点的逐次逼近型（SAR）ADC脱颖而出,可以满足高速低功耗ADC的设计要求,而被广泛使用并逐渐成为当前研究热点。论文的主要工作是面向高速信号链应用的需求,设计一款兼顾高速、低功耗的单通道2bit/cycle SAR ADC。分析2bit/cycle ADC具体行为模式,建立Matlab数学模型分析ADC电路中非理想因素的影响。本次设计的高速ADC采用“2bit/cycle+1bit冗余+1bit/cycle”的结构,前4次转换采用3个比较器产生2bit/cycle输出相比于传统的1个比较器1bit/cycle输出,极大的提升采样速率;同时在高速转换的前提下增加1bit的冗余位,提供足够的冗余范围保证ADC的精度;每次ADC的最后一次转换采用1bit/cycle结构仅用到1个比较器,因此提出一种循环后台自校准电路,循环校准另外两个空闲的比较器,实时跟踪校准因外部环境影响导致的失调电压变化,避免额外校准相位的使用,缩短转换时间;全定制一种梳状叉指型单位电容,建立一个电容值以高斯函数分布的Verilog-A模型,并以此分析电容阵列间失配的影响;提出一种二次折线补偿基准电路,解决因首次补偿引起温漂曲率过大的问题,使得ADC在较宽的温度范围内稳定工作。本文基于40nm CMOS工艺对设计的异步2bit/cycle SAR ADC进行仿真验证。后仿结果表明,电源电压为1.1V,采样频率500MS/s,输入频率为250MS/s下,信噪失真比达到48.67d B,有效位数达到7.79bit,无杂散动态范围达到62.44d B,功耗为3.1m W,品质因数为28.01f J/conv.step,其性能指标满足设计要求。
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