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本论文研究的对象是拥有巨介电常数性质的类钙钛矿材料CaCu3Ti4O12(CCTO)。CCTO材料在较宽的温度范围内(100 K～600 K)能够保持高的介电常数,同时具备优异的非线性性能,非线性系数可以达到900左右。这些优异的特性使得CCTO在集成电路小型化领域、能量存储和传感器领域内具有非常大的应用前景。但是,CCTO高的介电常数对制备工艺的敏感性高,CCTO自身的介电损耗大是阻碍其实用化的主要因素。因此,探索和优化CCTO的制备工艺,同时降低CCTO的介电损耗对CCTO的实际应用具有非常重要的意义。目前,广泛被接受的内部势垒层电容(internal barrier layer capacitor model,IBLC)模型能够对 CCTO 的巨介电性能给出合理的解释。该模型认为CCTO由半导体性质的晶粒和绝缘性质的晶界组成,晶粒和晶界的电学性能对CCTO的介电性能起到决定性的作用。因此,在本论文中我们从晶粒和晶界的电学性能角度出发,研究了制备工艺、非化学计量比和Ru4+离子掺杂对CCTO材料的电学性能和介电性能的影响。希望通过我们的研究,能够对CCTO巨介电性能的本质机理有更深入的了解,同时探索寻找出制备CCTO的最佳工艺和降低其介电损耗的有效方法。主要完成的工作内容如下:使用传统的固相反应法在不同的烧结温度(1000 ℃,1025 ℃,1050 ℃,1075 ℃和1100 ℃)和烧结时间(3 h,6 h,12 h,18 h和36 h)条件下制备出CCTO陶瓷样品。EDX研究表明较高温度下长时间的烧结工艺会使得晶界处富铜缺钛的现象变得越来越严重。1100 ℃下长时间的烧结会使得CCTO中出现Ti02杂质相。室温直流电导测试结果表明适当地提高烧结温度和延长烧结时间,可以使得CCTO陶瓷的电流密度增加。介电和复阻抗测试结果表明,提高烧结温度和延长烧结时间可以提高CCTO的介电常数。CCTO陶瓷的介电常数与晶粒的半导体性质紧密相关,晶粒的电阻率越低对应样品的介电常数越高。对比所有样品的介电性能后可以发现在1100 ℃下烧结18h的样品具有最佳的介电性能。分别制备了缺Cu、富Cu和标准化学计量比的CCTO陶瓷样品。XRD测试表明富Cu和缺Cu条件并不会改变陶瓷的晶体结构,但是会分别导致陶瓷晶格的膨胀和收缩。室温直流电导测试结果表明富Cu和缺Cu条件都会造成CCTO陶瓷的电流密度下降。XPS测试结果表明富Cu和缺Cu条件会使得CCTO晶界上Cu+和Ti3+的含量增加,从而改变陶瓷晶粒内部Cu+/Cu2+和Ti3+/Ti4+的混价结构。变温复阻抗测试表明富Cu条件会导致CCTO晶界和晶粒的激活能增加;缺Cu条件对晶粒和晶界激活能的影响很小。室温介电测试和复阻抗测试结果表明富Cu和缺Cu会分别导致晶粒电阻率的增加和减小,相应的介电常数会分别减小和增大。说明CCTO的介电常数主要由晶粒的半导体性质决定。富Cu和缺Cu样品在低频部分的介电损耗会降低,主要是由于它们的晶界电阻率变大导致的。总的来讲,晶粒电阻率较小同时晶界电阻率较大可以使得CCTO陶瓷获得高的介电常数和低的介电损耗。使用较为复杂的固相反应法制备出Cu2+位掺杂Ru4+的CaCu3-xRuxTi4O12(x = 0,0.03,0.05,0.07)陶瓷样品。XRD和EDX分析表明,Ru4+掺杂不会改变CCTO陶瓷的物相结构,但是会提高晶粒中Cu的含量,缓和晶粒中富Ti缺Cu的状态。介电测试结果表明,Ru4+掺杂后会在CCTO陶瓷的低频段引入空间电荷极化导致的新的介电弛豫过程;同时CCTO陶瓷的类Debye弛豫过程发生的频率向低频区移动。CCTO的Cu2+位上掺杂Ru4+后可以成功地将陶瓷的介电损耗降低到0.04,并且在3 MHz～10 MHz范围内,陶瓷的介电损耗tanS<0.05。利用简单的固相反应法制备出Ru4+分别掺杂在CCTO的Cu2+位和Ti4+位上的陶瓷样品。XRD和EDX分析表明,Ru4+掺杂在CCTO的Cu2+位或Ti4+位上时,均不会改变其物相结构。室温直流电导测试表明,随着Ru4+掺杂含量增加,样品的电流密度先减小后增加。变温复阻抗测试结果表明,Ru4+掺杂在Cu2+位和Ti4+位上均会导致陶瓷样品的晶粒电阻率和晶粒激活能增加,不过掺杂对晶界电阻率和晶界激活能的影响不大。变温介电性能测试结果表明,Ru4+掺杂在CCTO的Ti4+位导致的低频区域出现的介电弛豫过程对应的激活能大约在0.5 eV左右,与CCTO陶瓷表面电极接触层附近空间电荷极化的激活能数值相近。