当前,随着MOS器件尺寸的不断减小,硅基CMOS技术已经逐步达到其理论极限,而III-V族化合物半导体材料因为具有更高的载流子迁移率,因此有望在未来取代硅作为沟道材料制备MOS器件。在这其中,GaAs具有很高的电子迁移率(-8000 cm2/Vs),因此非常适合用来制备超高速、低功耗的n型MOSFET。此外,为了抑制器件尺寸减小带来的栅极漏电增大问题,采用k值更高的栅介质材料以增大其厚度减小栅极漏电也变得不可避免。然而,直接在GaAs衬底上淀积高k栅介质往往会导致大量的界面陷阱,使得器件性能退化。因此在高k栅介质淀积之前,有必要采取一些钝化手段,如硫钝化、引入界面钝化层或F等离子体处理等,以改善器件的界面特性。另一方面,研究中发现,采用高k栅介质和GaAs、InGaAs等衬底材料的MOS器件往往存在明显的积累电容频率色散现象。这种现象与高k栅介质中的陷阱密切相关。因此,研究栅介质中的陷阱对MOS器件电容的影响十分必要。在实验上,首先在硫钝化的GaAs晶片上分别淀积LaON、LaGeON和LaSiON作为界面钝化层,随后淀积ZrON作为高k层制备MOS电容器,并进一步采用F等离子体处理界面钝化层以改善器件的性能。研究发现,LaON和LaGeON界面钝化层能显著改善ZrON高k层与GaAs之间的界面质量,其中LaGeON界面钝化层的钝化效果更好,从而导致更好的电特性。对于采用LaSiON界面钝化层的样品,研究发现,采用F等离子体处理LaSiON界面钝化层样品的界面质量和电特性均较采用F等离子体处理衬底表面或无F等离子体处理的样品要好。综合比较而言,采用F等离子体处理LaSiON界面钝化层的样品具有最好的界面特性及电特性,如低的界面态密度(1.08×1012cm-2eV-1)、小的平带电压(0.75 V)、大的栅介质等效k值(18.3)以及低的栅极漏电(1.62×10-5A/Cm2@Vfb+1V)。在上述研究基础上,进一步制备了采用LaTiON/LaON、ZrTiON/ZrAlON或ZrTiON/ZrLaON 栅堆栈结构的 GaAs MOS 电容器,其中 LaON、ZrAlON 和 ZrLaON为界面钝化层。研究发现,A1和La元素的引入显著提高了 ZrON对GaAs表面的钝化效果,从而大大改善器件的界面特性。相比于采用ZrON作为高k层的样品,Ti元素的引入明显提高了栅介质的等效k值,使其达到25以上,从而使器件具有更小的电容等效厚度。上述界面钝化层的引入能有效阻挡栅介质中Ti/O元素向衬底扩散以保护衬底表面不被氧化,从而抑制了衬底表面与缺陷相关的Ga-O、As-O及As-As键的形成,最终获得了优良的界面特性,其中,以LaON的钝化效果最佳,获得的界面态密度为1.05 × 1012cm-2eV-1。在以上栅堆栈中,采用ZrTiON/ZrLaON栅堆栈的样品则具有最好的栅极漏电特性和器件可靠性,以及低的界面态密度(1.07× 1012 cm-2 eV-1)和平带电压(0.68V)。在理论上,基于费米-狄拉克统计和叠加到栅压中的交流小信号所诱导的陷阱的充放电效应,建立了栅介质中体氧化物陷阱的电容效应模型,解释了(In)GaAsMOS器件积累电容频率色散的现象。所建模型忽略了陷阱的电导效应,从而避免了虚数的引入,但这对模型的准确性没有影响。由理论计算获得的陷阱电容通过两种方式引入到MOS器件的电容体系中去,一是界面近似并联方式,即近似认为陷阱电容的作用位置位于界面处,二是均匀分布并联方式,即从实际出发,认为陷阱的电容效应分布于栅介质中。模拟结果表明,后者更为精确,而前者在陷阱离界面足够近时也比较精确。此外,还研究了氧化物陷阱位置对MOS器件电容的影响,发现只有靠近界面的陷阱才会对栅极总电容产生贡献,其中,离界面足够近的陷阱仅引起栅极总电容的增大而不会产生频率色散贡献,但离界面较远的陷阱则既能使栅极总电容增大又能造成频率色散现象。模拟分析还发现,栅介质k值的增大会导致栅极总电容的频率色散特性增强,但在积累区,随着C-V曲线达到饱和,陷阱导致的频率色散现象被有效削弱。