随着无线通信系统的发展和微处理器工作频率的提高,对频率合成器的要求也越来越高。在频率合成方面,目前应用最广泛的方法是使用锁相环来实现。在研究和工程实践中,锁相频率合成器也不断发展。为了解决捕获时间与频率分辨率之间的矛盾,产生了小数频率合成器。为了降低小数分频中严重的相位杂散的问题,∑△调制技术也被引入了锁相频率合成器中,从而产生了基于∑△调制的锁相小数频率合成器。本文研究了锁相频率合成器的基本结构介绍了各个组成模块的基本特点和对相位噪声的影响。在此基础上,介绍了小数分频频率合成器的实现方法和对相位噪声的处理。本文还研究了∑△调制器的基本结构和噪声特性,使用matlab建立了∑△调制器的分析模型,重点研究了其噪声整形特性和不同过采样率对信噪比的影响。本文使用全数字的设计方法实现了一个适用于锁相小数频率合成的∑△调制器IP核的设计。在TSMC 0.18μm CMOS工艺下完成了电路的逻辑综合和版图设计,时钟频率为50MHz,版图面积为0.074mm~2。经过验证,所完成的电路设计完全符合设计规范,具有优良的噪声整形特性和较低的相位噪声。