加法运算是算术逻辑运算单元(ALU)中最基本的运算,加法器电路是CPU中重要运算电路。它的速度、面积和功耗的优化对改进高性能集成电路起着非常重要的作用。如何在改进工艺的同时,使得加法器的性能得到提升,也是设计人员一直在攻克的难题。加法器主要在高性能处理器中执行算术功能,并经常用于电路的关键路径。在高速电路设计中,标准单元通常不能满足某些特定设计的要求。而全定制的设计方法,设计周期长、成本高。因此,在设计中采用半定制和单元全定制结合的方法来满足设计要求,很大程度提高了设计效率。本文从算法级别、结构级别、电路级别和布局级别深入研究加法器。首先从电路结构入手,比较了传统加法器的结构,进而对超前进位加法器的电路结构进行研究比较。在研究超前进位加法器的电路结构时,分别对Kogge-Stone、Brent-Kung、Sklansky以及改进的一些算法结构进行比较,最终选择了面积较小、速度较快的基于Kogge-Stone算法的树形加法器结构。同时,电路采用层次化设计,进位产生、进位传播、点操作以及求和等电路均采用动态电路。为了克服动态电路中电荷泄露的问题,在每个节点处设计了电荷保持器。电路级联方面采用多米诺逻辑,既隔离了内部和外部的电容,同时也增强了电路的稳定性,防止漏电的发生。在时钟设计方面,为了和算法相结合,时钟采取自定时时钟,既有效提升了时钟利用率,同时也使得32位高速加法器发挥最大性能。电路设计完成后,使用Cadence的仿真工具对电路验证。版图设计中,比较了全定制与半定制的特点,并从面积、速度、以及时间进度等方面进行了比较。最终结合半定制和全定制的优点,利用定制单元进行自动布局布线。手工绘制单元版图,整个加法器则利用INNOVUS工具实现布局布线生成GDSII,导入到Cadence工具中,进行DRC和LVS的对比验证。这种半定位的方式虽然使得最终设计的面积有了一定的增加,但极大提高了设计效率。本文基于TSMC0.18um工艺,用Cadence仿真工具对电路进行时序仿真验证。在1.8V电压的条件下,负载设为50fF的条件下,延时为1.576ns。