随着嵌入式系统应用的不断发展和深入,高性能低功耗的嵌入式处理器是未来发展的必然趋势。本文围绕嵌入式处理器指令预取单元的架构设计,以提高预取性能和降低整体功耗为主要目标,重点研究了应用于嵌入式处理器指令预取单元的两大关键技术,主要的研究内容和创新点包括:1、在分析多重嵌套溢出、分支预测错误情况下的异常更新和指令预取单元流水线化的返回延时等函数返回地址栈问题产生的原因和对流水线性能造成的影响的基础上,提出了一种基于指针纠错的无延时高精度函数返回地址栈技术,利用栈顶指针、检验指针和退休指针的协同工作,配合函数返回地址后备栈对分支预测错误路径上的函数调用和返回指令的跟踪,实现对函数返回地址栈状态错误更新的纠错和恢复。应用本方法的32位高性能嵌入式处理器CK610很好地满足了嵌入式应用需求,获得了较高的函数返回分支指令预测精度,处理器运行Dhrystone测试基准程序的执行效率提高了17.8%。2、针对现代嵌入式处理器中指令高速缓存功耗显著的问题,提出一种基于Cache行间访问历史链接关系的指令高速缓存低功耗方法。通过创建独立可配置的顺序及跳转链接表项,利用链接表项中缓存的历史信息,消除Cache行间访问时对标志位存储器和冗余路数据存储器的访问功耗。进一步提出可复用的链接状态单元,克服了传统方法中由于缓存缺失引起的清空和重建链接表项的缺陷,显著降低了指令高速缓存访问功耗。实验表明,与传统指令高速缓存相比,本方法在取指单元面积仅增加1.35%的情况下,可平均减少标志位存储器访问次数96.38%。本文提出的指令预取单元关键技术对于嵌入式处理器提升性能、降低功耗等方面具有积极的作用。