电荷泵锁相环因稳定性高、功耗相对较小等优点被广泛的用作微处理器的时钟产生模块。随着数字系统频率的攀升，时钟周期不断减小，时序不确定性变得日益严重。因此，时钟系统的抖动是锁相环设计过程中需要重点关注的指标。片上抖动测量技术因可以准确、可靠的测量时钟系统的抖动而受到广泛的关注。本文的工作主要是围绕锁相环及其输出抖动片内测试系统展开，基于65nm CMOS工艺实现了一款抖动内建自测试的锁相环。本文的主要工作如下：（1）由三阶系统s域分析入手，分析了锁相环数学模型，从自动控制系统的角度考虑环路参数的选取与相位噪声抑制的关系，兼顾环路的稳定性和瞬态特性，讨论了环路参数选取需要折中的因素；（2）分析了电源噪声对锁相环输出抖动的影响，并在系统级、电路级、版图级采取了相应的抑制措施，针对锁相环输出时钟抖动对VCO上高频电源噪声敏感的问题，文中给出了一种可抑制电源和VC上高频噪声的内建有源LC滤波器结构的VCO；（3）对现有的基于游标延时链的抖动测量结构进行改进，设计了一种测量分辨率可调、量程可调的抖动测量方案并给出对电源噪声具有抑制能力的固定延时单元和可调延时单元；（4）为了提高测量系统的分辨率，设计了可响应6GHz输入的宽调节范围分频器，同时，给出了节约了芯片资源的测量结果读出电路；（5）对数模混合电路的版图实现技术进行了研究。版图后仿真结果表明，文中的锁相环在Worst Case情况下可输出360MHz-1.4GHz的时钟信号且对电源噪声抑制效果较好。输出时钟长期抖动的峰峰值小于5%，均方根值小于5‰，在典型情况下，抖动的峰峰值为20.107ps@600MHz，均方根值为2.517ps@600MHz；抖动测量系统可以实现的最小分辨率为2ps，量程有四档可选，最大量程为210ps，可满足实际工程应用需求。