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新兴的应用如多媒体应用和海量数据存储应用等的发展促进了带宽需求的持续增长,现在CPU的频率可高达3GHz,而CPU前端总线的频率也将近1GHz,因而使得I/O接口成为了高性能系统如图形系统和存储系统的一个瓶颈。I/O接口的带宽可以通过提高频率或数据宽度来达到,并行接口由于其自身的限制如码间干扰、信号偏移、串音干扰和直流偏置等而难以实施。而高速的串行接口则采用了嵌入式时钟、点对点连接、低压差分信号模式和数据编码等技术,可获得上千兆的传输频率和更远的传输距离。从而成为了国际上新的互连接口发展方向,根据不同的系统连接,计算机界也提出了不同的高速串行接口标准与之相适应。如SATA,PCI-Express。高速的接口集成电路在串行连接系统中起着重要作用。在高速串行接口集成电路的设计中,由于其高达千兆的传输频率,芯片中的一些设计如时钟生成和数据恢复电路大多采用模拟电路方式实现。然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势。此外在一个数字集成电路系统中设计模拟单元电路还存在数模混合工艺问题、模拟集成电路设计知识和混合仿真的问题等等。数字电路较之模拟电路的诸多优势,使得用数字电路方式来尽可能地实现模拟电路的功能成为一种新的技术方向如数字广播和ADSL,而数字电路的低精度和结构设计的难题等则限制了电路实现,针对千兆串行接口芯片设计中的通常用模拟电路来实现的高速发送时钟生成电路单元、高速串行时钟数据恢复电路单元和系统时钟生成单元,利用高精度的数字电路模块、“相位数字采样方法”和数字信号处理方法,论文提出了用全数字电路设计来实现千兆串行接口的时钟生成和时钟数据恢复。电路都是全数字的电路实现,集成在0.18COMS工艺下设计制造的高速串行接口芯片的设计之中。同模拟的电路实现相比较,数字电路的实现方式在数字系统的设计中在工艺简单性、易移植性、小面积低功耗等方面的表现是比较突出的。此外论文还从高速串行接口标准的分层模型出发,讨论了高速串行接口集成电路的系统设计问题,论文从灵活性、可扩展性和性能方面考虑,提出了一个基于FIFO的嵌入式MCU的系统结构模型用于千兆串行接口芯片的设计应用中。