时间数字转换器(Time to Digital Converter, TDC)是一种数据转换器电路,它测量两个输入脉冲之间的时间差,并输出最接近该时间量的数字量化值。TDC常用于数字锁相环(phase-locked loop, PLL)、3D成像中激光往返时间测量以及核科学实验中粒子飞行时间的测量,有力地支撑了红外探测3D成像技术的发展,在军事和工业及民用等领域有广泛的应用。由于阵列架构带来的TDC面积和功耗的严格限制及高精度宽量程的要求,目前已知的大部分能突破门级延时的高精度窄量程TDC均很难用于阵列系统。为了实现适合于阵列应用的宽量程、高精度TDC,本文在经典的两段式TDC基础上给出了结构改进和优化设计方法：在原有高段LFSR计数器的最低位前加入异步减法器,在提高量程的同时进一步限制甚至降低电路功耗：同时将延迟环型TDC改进为基于DLL控制的TDC,提高中段TDC的性能水平；最后,进一步引入双环振结构,通过控制并利用其相对相位,突破数字电路最小门延迟,实现高精度时间分辨。与其它类型的三段式TDC结构相比,本设计方案不仅兼顾了精度和宽量程的共同需求,而且在量化机制上同样满足阵列应用的约束。理论研究和相关分析表明,基于Dual-DLL架构的分段式TDC,在抑制环振频率的相位噪声或时钟抖动方面具有明显优势,进而满足高精度宽量程高稳定的时间测量应用要求。本设计采用TSMC 0.35μm CMOS工艺,通过Cadence EDA工具验证,完成了整个电路前仿、版图与后仿及流片验证。测试结果显示,在125MHz输入时钟条件下,13bits三段式TDC测试量程可达4.5μs,同时分辨率可限制在0.547ns以内,最大绝对误差为9ns。且其DNL和INL分别为0.645LSB及1.35LSB,满足设计要求。