延迟锁相环电路是目前高频时钟产生电路中的重要研究课题之一。和传统的锁相环相比,延迟锁相环内采用了压控延迟线,其时钟抖动更低,在系统稳定性、增益、带宽方面具有无可比拟的优势,因而具有更广泛的应用前景。本文在对延迟锁相环的原理进行深入分析和研究的基础之上,设计了一款应用于时钟发生器的延迟锁相环。本文针对传统延迟锁相环在宽频范围内存在的无法锁定和谐波锁定的问题,在传统的延迟锁相环中增加了启动控制电路,使延迟锁相环中的环路滤波器上的电压在电路上电时拉至电源电压,输出延迟为最小值,锁定的过程中,环路滤波器上的电压不断减小,输出延迟不断增大,直至输出延迟达到一个时钟周期,即电路锁定,避免了无法锁定和谐波锁定的问题；鉴频鉴相器部分采用带复位信号基于D触发器的电路结构,实现了高速低功耗,解决了鉴频鉴相器中存在的死区问题；电荷泵部分采用增益提高型电荷泵,并使用多种辅助电路以提高充放电电流的匹配性；压控延迟线部分采用单端结构可控电流源型压控延迟单元,简化了电路复杂度的同时,很好的满足了系统的要求。本文设计的延迟锁相环采用X-FAB公司的XB0350.35μm CMOS工艺参数模型,在Cadence平台下,使用Spectre仿真器对各个模块电路以及整体电路进行仿真。电路工作电压为3.3V,工作范围从200MHz到400MHz,DLL锁定时间小于60个时钟周期,总功耗小于5mW。