集成电路的测试质量直接影响芯片成品率、成本与用户满意度。测试模式下,晶体管的翻转次数数倍于正常工作模式,从而易引发局部电压降(IR-drop)、热点(Hotspot)甚至芯片烧毁。此外,当前商业化工具对存储器自测试控制器的生成与插入,都需要在存储器所有输入端口前增加一个双路选择器。自测试逻辑的设计只关注存储器自身的读写时序,而没有考虑存储器所在的系统电路环境,从而造成较大的面积开销与功能时序恶化。再者,由于当前商业化工具并未针对不同类型的寄存器文件提出一套通用高效的测试方案,若要提高CPU或DSP的故障覆盖率,设计商只能对寄存器文件的测试逻辑进行全定制设计。但该方法设计周期漫长,将耗费大量的人力物力。YHFT-XX作为我国自主研发的一款DSP芯片,其片上集成了多个不同种类的运算部件、存储器及寄存器文件。因此,为其提供全方位、高效率、低开销的测试方案,在提高其成品率、降低成本方面起着举足轻重的作用。本课题针对上述提及的三个问题,面向该芯片提出了相应的解决办法,主要研究工作如下:1、针对扫描测试过程中功耗高的问题,提出了一种全新的并行扫描测试结构。相比于传统的串行扫描链结构,该结构最多可以节省88.98%的平均功耗和59.99%的峰值功耗。同时,把电路内部逻辑的连接信息作为扫描触发器连接顺序的考虑因素,提出了一种等模压缩算法。该算法更大程度地提高了并行扫描测试结构的并行性,降低了并行扫描测试结构对扫描输入输出端口的需求。2、针对传统存储器内建自测试逻辑面积开销较大与恶化功能时序的问题,提出了系统逻辑可被复用为自测试逻辑的条件和相应的优化方法。该方法不仅可减小功能数据路径的延时,有利于提高芯片工作频率,而且能减少自测试逻辑与旁路逻辑的面积开销。最后,编程实现了自动为指定存储器执行该优化方法的程序,为后续工程项目中存储器自测试逻辑的优化提供了方便。3、深入分析了寄存器文件与存储器故障的异同,在March C+算法的基础上提出了一种拓展March C+算法。该算法在不增加任何多余测试步骤的前提下能够测试两大类常见的多端口故障。广泛收集商业化软件生成的存储器内建自测试代码,结合YHFT-XX中全定制寄存器文件的特点,以尽可能小的面积为代价,设计出一套适用于读写端口数不等、读操作非同步的寄存器文件的自测试电路,其中包括一种专用于拓展March C+算法的精简比较器。最后,借鉴商业工具参数化、可配置等特点,开发出一个支持多种参数,运行简单快捷的寄存器文件内建自测试电路生成器。实验结果表明,其生成的自测试逻辑能有效针对指定的寄存器文件进行拓展Marh C+算法的测试。测试逻辑的面积只占所测寄存器文件总面积的3.34%左右,具有较高的工程实用价值。