【摘 要】
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目前国际上还缺少对高K栅介质MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的电场、电势分布以及对器件性能影响的深入研究.在高K介质膜的制备、材料和工艺的选
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目前国际上还缺少对高K栅介质MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的电场、电势分布以及对器件性能影响的深入研究.在高K介质膜的制备、材料和工艺的选取方面还没有共识.该文在这两个方面做了较深入的研究工作.该文对典型的70nm高K栅介质MOSFET的性能用二维模拟软件ISE作了系统分析.结果表明,高K栅介质使用使器件的电学性能得到改善,但随着所使用的介质的介电常数的增加,由于存在边缘感应势垒降低效应（FIBL）,器件的阈值电压变小,亚阈值摆幅变大,从而使得器件的短沟性能退化.使用比较低的介电常数的侧墙材料,可以抑制边缘电场感应势垒降低效应,改善器件性能.该文首次采用一种磁控溅射金属膜后热氧化的工艺方法制备高K氧化物薄膜,即用磁控溅射在硅衬底上淀积金属钛膜,然后原位热氧化,制备氧化钛薄膜.我们认为这种方法与集成电路工艺兼容方面有一定优势.研究中用XRD对薄膜结构进行了分析,表明所制备的大多是多晶薄膜.并用XPS研究了薄膜组分随氧化时间的变化.探索了氧化钛薄膜的工艺条件.研究了不同工艺条件下制备的氧化钛薄膜的MIS结构的电流-电压,电容-电压特性,结果表明,氧化钛薄膜的相对介电常数在40～87之间,随着氧化温度的降低,氧化时间的缩短,氧化钛介质薄膜的性能有所提高.在700度时用一个四层模型说明了此介质薄膜的生长机制,并结合电学测试结果解释了薄膜中固定电荷的变化.
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