基于FPGA的协处理器设计及RBF神经网络硬件实现的研究

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FPGA协处理器是一种新的协处理器结构,它的研究开始于90年代。总的来说FPGA的计算核心是复杂的可编程逻辑集成电路矩阵,区别于传统计算机的顺序指令执行,改变了传统计算及计算模式,为一些高速运算实现提供了新的方法。 本文主要研究的内容是基于FPGA的可重复配置并行协处理器的设计和RBF径向基神经网络硬件实现。通过在测试系统上的实验数据和绘制的辨识曲线,说明了FPGA协处理器硬件实现算法的计算效果。 全文主要内容简要介绍如下: 首先,介绍FPGA的结构、设计方法和神经网络实现技术的现状。 其次,描述了基于PMC板规范的FPGA并行协处理器的设计,给出了系统整体结构设计构想,详细叙述了各个硬件单元的设计,实现了PCB电路板设计。 再次,分析了RBF径向基神经网络运算的并行性,并且改进了RBF网络算法的计算流程,提高了算法的并行处理程度。按照自顶向下的设计思想,设计了RBF网络算法硬件实现的系统结构,并对分解后的基本功能单元模块进行了详细的阐述和设计。实现了RBF网络的FPGA硬件算法。 另外,集成了硬件实现的RBF网络算法和系统局部总线接口功能块,构成了协处理器算法程序,程序下载到FPGA协处理器板。并开发了上位操作系统的驱动程序。 最后,以MEN公司的A15PowerPC板为母板,集成FPGA协处理器构成了一个并行处理系统。并以此为核心连接两台开发计算机构成了测试运行系统。通过模型辨识实验,对并行处理系统性能进行了分析。
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