数字信息化的发展使得高速率数据传输逐渐占据了通信市场的主流。作为接收机的重要组成部分，时钟数据恢复电路凭借信号恢复质量高、电路功耗低、易于集成等优势，广泛应用在串行通信系统中。但随着数据速率的不断提高，在相同时间周期内所需处理的数据量成倍增加，这会导致数据信号的抖动性能衰退，进而使数据的传输质量受到影响。因此，低抖动型时钟数据恢复电路的设计对数据传输具有重要意义。本文针对时钟数据恢复电路的抖动性能展开研究，主要工作如下：
　　（1）研究并设计了一种基于锁相环的低抖动无参考型时钟数据恢复电路。该电路主要由半速率鉴相器、数据同步单元、多路分配器、环路滤波器以及双环路压控振荡器组成。通过加入频率裁决单元并在鉴相器内部添加数据同步单元来对数据采样点进行调节，解决了因初始输入信号不同步造成数据抖动过大的问题。同时，校正器件内部初始相位误差来降低信号的数据抖动。在TSMC40nm CMOS工艺下，使用Virtuoso对设计进行仿真验证与分析。在1.0V工作电压下，该设计完成8.5Gb/s~10Gb/s间数据信号的恢复任务，其整体功耗为134mW。在10Gb/s时，恢复的数据随机抖动为0.344psrms。抖动容限为0.42UIpp。
　　（2）为了解决数据在高速传输时因鉴相精度不足导致数据抖动过大的问题，提出了一款10Gb/s~12.5Gb/s低抖动无参考型时钟数据恢复电路。该电路主要由单位间隔调整器、多级半速率鉴相器、电荷泵、环路滤波器以及环形压控振荡器组成。采用多级半速率鉴相器，实现了对时钟相位及数据相位进行精细量化的操作。采取了差分对称型电荷泵，来对多级半速率鉴相器输出电平按比例进行电流转换。采用单位间隔调整器及环路滤波器对时钟相位进行控制，使不同相位误差下时钟与数据抖动大幅减少，保证数据抖动始终保持在极低水平。在TSMC40nm CMOS工艺下，采用Virtuoso进行仿真验证。在1.0V的工作电压下，该设计的总功耗为86.3mW。在12.5Gb/s时，恢复的数据随机抖动仅为0.302psrms。抖动容限可达0.46UIpp。
　　本文设计的两款时钟数据恢复电路拥有良好的抖动性能。其数据抖动小，抖动容限高。前后仿真结果基本吻合，非常适用于对数据抖动要求严格的接收机末端。