在以超深亚微米工艺和IP核复用技术为支撑的系统芯片(SOC)设计中连线设计变得越来越重要。本文主要针对SOC中的连线模型以及从连线设计角度对版图设计中的时延、功耗以及设计方法进行研究。 深亚微米工艺下连线时延是引起时序收敛问题的主要原因,在芯片的设计初期就要考虑连线设计对芯片性能的影响。为了能尽早地对连线时延进行分析和优化,提出了一种从库中提取数据构建针对具体工艺、具体库的连线时延模型的方法。以/UMC/0.18μm工艺下的VST(Virtual Silicon Technology)库为例,在创建计算简单方便又非常精确的连线时延模型基础上,采用加倒相器的时延优化技术可以获得比采用版图设计工具更佳的优化结果。由于SOC芯片具有的规模大的特点,因此要求采用层次式版图设计方法。在研究层次式版图设计技术基础上,提出了一个以连线设计为核心能实现时序收敛的SOC设计流程。此外,针对时序余量较小的芯片,基于展平式和层次式版图设计技术提出了一种有利于时序收敛的区域约束式版图设计方法。 论文具体章节安排如下: 第一章:从集成电路工艺和设计方法发展的角度出发,对SOC设计的特点、设计流程进行了简述,着重分析了SOC设计面临的挑战。然后,对连线性能随工艺发展的变化趋势进行了讨论。最后,从合理分配金属资源、提高EDA工具性能和采用新型系统结构的角度,对如何解决全局连线中出现的时延问题进行了探讨。 第二章:提出了从库中提取数据建立门延模型和连线时延模型的方法。该方法能对特定工艺下的库中的连线性能进行分析。针对时延急剧增加的长连线,分别以最优时延和最优时延能量积为目标,提出了两种不同的优化方法,由此建立的连线优化模型不仅计算非常简单方便,而且与工具的分析结果相当吻合。 第三章:在结合实际逻辑电路基础上,提出了跨模块的路径时延模型以及以最优路径时延和最优路径时延能量积为目标的跨模块的路径优化方法。由于路径优化方法中采用的是引入时延和功耗最小的倒相器作为中继器,与采用缓冲器作为中继器的版图设计工具相比可以获得更好的优化结果。 第四章:在研究层次式版图设计技术基础上,提出了一个以连线设计为核心能实现时序收敛的SOC设计流程。在提出的流程中,为适应SOC芯片规模大的要求,通过合理的物理层次重构,将版图划分成模块级和芯片级两个层次,由此可以针对模块级的局部连线和芯片级的全局连线的各自特点分别描述和优化。此外,在分析芯片的系统结构、模块的接口电路和总线实现方式基础上,利用提出的连线时延模型对全局连线时延进行估计来指导芯片的布局规划和模块间的接口电路设计,并采用自上而下的约束分配获取精确的模块级时序约束,从而实现时序的快速收敛。最后,以ADTB_C信道解调解码芯片为例,对提出的设计流程进行了验证。 第五章:在展平式和层次式版图设计基础上提出了一种基于区域约束的版图设计方法,并开发了相应的设计流程。通过引入层次式设计中的布局规划设计步骤,将布局规划结果转换成对模块的区域约束,使各模块约束在版图的特定区域内以提高逻辑综合阶段预估模块内局部连线时延的准确性,同时通过自上而下的约束分配可以获取准确的模块级约束,模块间的全局连线用版图设计工具优化,由此达到时序快速收敛的目的。布局规划时为了能更好地设置区域约束,对线负载模型与模块大小、形状的关系进行了研究。最后,仍以ADTB_C信道解调解码芯片为例,在商用软件平台上对该设计方法及设计流程进行了验证。 最后是全文总结和工作展望。