随着集成电路设计技术的飞速发展和集成电路工艺特征尺寸的不断缩小,各种微观效应的影响愈加突出,这将导致电路在流片后实测结果与流片前分析结论的一致性逐渐变差。因此,为确保芯片设计的正确性,电路需要进行流片测试。本文针对GHz级数字模块的测试结构展开研究,GHz级数字模块具有较多的高速输入输出端口,直接引出测试需要使用众多价格昂贵的高速I/O,这将导致高速I/O电路占用了很大的芯片面积,且封装和测试成本很高。因此,本文的目标是研究和设计一种引脚少、成本低且支持GHz级时钟可变频调测试的可重用数字关键模块流片后测试结构。本文针对GHz级数字关键模块电路的流片后测试难点,提出了一种GHz级数字模块流片后测试的设计方案,并实现了一款65nm CMOS工艺下全定制CAM模块的流片后测试设计。文章的主要工作和创新点如下:1.采用JTAG协议和扫描链设计技术相结合的策略,在不降低待测数字模块内部输入输出端口的可控制性和可观察性的前提下,有效减少了输入输出引脚的数目。2.提出一种时钟可变频和时钟频域切换的设计方法,有效解决了流片后性能测试频点需求多和功能测试高频输出响应成本开销大的难题。本文性能测试频点的可配置范围为10MHz-2.4GHz,可以完全满足流片后高频率和多频点的测试需求。3.基于65nm CMOS工艺,采用半定制流程实现了GHz级数字模块流片后测试结构,并完成了一款全定制CAM的流片测试实现。版图实现面积为0.385mm2,与同类的测试方案相比,本设计的面积节约较多。此外,本设计采用低频率时钟输出响应,不需要高速I/O,使得测试成本大大降低。