如何缓解功率LDMOS(Lateral Double-diffusion Metal Oxide Semiconducor)耐压与比导通电阻之间的矛盾关系,一直是业界研究的热点问题。槽栅作为一种能够有效提升器件性能的结构,广泛应用于功率LDMOS的结构设计中。本文在槽栅技术的基础上,致力于在器件耐压和比导通电阻之间取得更好的折中,提出了以下三种不同耐压级别的新型槽栅LDMOS结构。一、100V级别具有延伸栅的SOI LDMOS器件(Extended Trench Gate Silocon-On-Insulator,ETG SOI LDMOS)。在P-body区为三栅结构,有效提高器件的沟道宽度,降低沟道电阻。延伸栅、二氧化硅槽和漂移区之间组成的电容并在导通状态下形成多子积累层和阻断状态下对漂移区辅助耗尽而提高漂移区掺杂浓度,有效降低了漂移区电阻。仿真结果,ETG SOI LDMOS耐压BV=94V,比导通电阻Ron,sp=0.34 mΩ?cm2,在几乎相同的耐压下,相比于Con(Conventional)SOI LDMOS和SJ(Super Junction)SOI LDMOS,其比导通电阻分别下降了67.8%和54.7%,器件在耐压和比导通电阻之间获得更好的折中。二、200V级具有N型埋层(NBL-N Buride Layer)和槽栅槽漏(TGTD-Trench Gate Trench Drain)的SOI LDMOS(NBL TGTD SOI LDMOS)。槽栅与槽漏的结构组合极大的减小了漂移区的电流路径长度,扩展了漂移区的导电面积,有效降低了器件电阻。N型埋层能够提高埋氧层内电场,同时优化电场横向分布,提高了器件耐压。仿真结果,NBL TG LDMOS耐压BV=221V,比导通电阻Ron,sp=3.0mΩ?cm2,相比于常规TG SOI LDMOS,耐压提高了15%,比导通电阻下降了36%。三、700V级别具有P型埋层(PBL-P Buride Layer)的槽栅(TG-Trench Gate)LDMOS结构(PBL TG LDMOS)。槽栅不仅在导通状态下优化电流路径,而且阻断状态下调制电场分布,并辅助耗尽漂移区。P型埋层在阻断状态下优化器件电场分布,防止槽栅末端发生提前击穿;同时辅助耗尽漂移区而提高漂移区掺杂浓度。槽栅和P型埋层的有效组合,使得器件在耐压和比导通电阻两方面性能均得以提升。仿真结果,PBL TG LDMOS耐压BV=775V,比导通电阻Ron,sp=119 mΩ?cm2,在相同的器件尺寸下,与Con LDMOS相比,新结构耐压BV提高了47%,比导通电阻下降了53.7%。