随着集成电路制造工艺的不断进步,芯片集成度与性能都获得了提升。然而,晶体管特征尺寸的大幅缩小也给集成电路的可靠性提出了巨大挑战。对于纳米级互补金属氧化物半导体（Complementary Metal Oxide Semiconductor,CMOS）集成电路,软错误是造成其故障的重要原因。在先进工艺下,纳米级CMOS锁存器等诸多器件对软错误中的多节点翻转（Multiple-Node Upset,MNU）越来越敏感。因此,设计抗辐射加固的集成电路仍然为热点问题。目前,许多依赖设计的抗辐射加固（Radiation Hardening by Design,RHBD）的存储元件已被提出,以减轻存储元件中发生的软错误。针对软错误给纳米级CMOS集成电路带来的各种问题,论文介绍了软错误相关的背景知识和研究现状,分析了现有的加固锁存器设计,回顾了与之相关的新技术。此外,基于这些最新技术,论文提出了MNU容忍的锁存器设计,主要工作内容如下:（1）提出一种基于三模冗余无表决器的、高阻态（High-Impedance-State,HIS）不敏感的以及三节点翻转（Triple-Node Upset,TNU）容忍的锁存器（Triple-Modularredundancy-without-voter based HIS-insensitive and MNU-Tolerant latch,TMHIMNT锁存器）。TMHIMNT锁存器主要由三个双模互锁存储单元（Dual-Interlocked-Storage-Cell,DICE）及四个反相器构成。仿真结果表明,该锁存器利用电流竞争及冗余加固技术实现了TNU容忍。在开销方面,TMHIMNT锁存器的开销整体上低于先进的TNU容忍的TNUTL锁存器。相较于TNUTL锁存器,TMHIMNT锁存器的延迟、功耗以及面积的节省比例分别为98.33%、20.00%以及26.85%。（2）提出一种四节点翻转（Quadruple-Node Upset,QNU）容忍的锁存器（QNUtolerant latch,QNUTL锁存器）。QNUTL锁存器主要由三个DICE以及一个三级软错误拦截模块（Soft-error-Interceptive Module,SIM）构成。此外,为了进一步降低锁存器的功耗,通过将QNUTL锁存器中的DICE替换为基于时钟门控的DICE,提出了一种能够容忍QNU的QNUTL-CG锁存器。仿真结果表明,提出的两款锁存器均具有QNU容忍能力。在开销方面,QNUTL-CG锁存器的开销整体上低于先进的TNU容忍的TNUTL锁存器,并且具有更优秀的容错能力。相较于TNUTL锁存器,QNUTL-CG锁存器的延迟、功耗以及面积的节省比例分别为98.40%、12.12%以及7.35%。