H.264是ITU-T的视频编码专家组(VCEG)和ISO/IEC的运动图像专家组(MPEG)共同开发的视频压缩标准。采用了基于上下文的熵编码、空间域内的帧内预测、4×4整数变换、1/4pixel精度的运动估计等最新视频编码技术,具有高压缩比、高图像质量、良好的网络适应性等优点,在数字电视广播、视频实时通信、网络视频流媒体传输以及多媒体短信等各个方面的应用越来越广泛。本文在深入研究H.264视频压缩标准的基础上,结合NiosII嵌入式处理器和FPGA自身特点,提出了一个基于SOPC嵌入式系统的低成本H.264视频解码器设计方案。完成了熵解码、反量化反变换和帧内预测解码模块的FPGA设计,并按照硬件设计思想,对其解码算法进行合理改进与优化,在保证解码实时性的前提下很大程度上节省了硬件资源。论文主要包括以下内容:1.对H.264视频压缩关键技术进行研究,结合SOPC设计方法,构建基于SOPC的H.264解码器系统总体框架。2.对熵解码、反量化反变换、帧内预测原理进行深入研究与算法设计,并详细讨论了其FPGA硬件模块设计。3.对CAVLC解码中查表运算进行两种方法的优化:一种是将码字分解为前缀0加”1”加后缀的形式,根据前缀0数目不同对码表重新进行分类,从而实现查表算法的改进;另一种是根据同一码表中码字间较强的关联性,用算术运算代替查表方式实现解码。综合仿真结果表明改进后的方法使模块在占用资源与解码速度方面都得到改善。4.反量化反变换模块设计中对具有运算相似性的反Hadamard变换与反DCT变换进行模块复用;用两次一维快速蝶形运算实现二维变换;反量化采用FPGA内部硬件乘法器实现以提高处理速度。5.通过分析帧内预测17种模式的预测值求解算法,采用一个先求和再移位的通用运算电路实现大部分预测模式的预测值计算,并用4个运算单元并行处理以提高解码速度。权衡处理速度和实现代价两个方面,硬件实现效率较高。验证结果表明,本文所提出的基于SOPC的H.264视频解码器方案与设计切实可行,对于CIF(352×288)大小的图像可以达到25帧/s的实时解码要求,在速度、成本、功耗、扩展性等方面具有独特的优势和良好的发展空间。