近年来,人工智能技术在图像识别、语音处理等方面得到了广泛应用,人们对处理器性能的需求也在不断提升。受到冯诺依曼结构的限制,传统CPU等处理器运算性能逐渐无法满足人工智能解决方案对计算机性能的要求。生物神经学的处理能耗效率非常高,借鉴生物神经系统对人工神经元及网络进行修正及改进,逐渐成为人工智能的发展新方向。同时,当前深度神经网络中的神经元仅具有计算功能而失去了生物神经元的神经特性,对神经网络的整体性能也带来影响。论文针对当前人工神经网络存在的问题,从生物神经信息传递的角度出发,对生物神经元数学模型进行简化,并尝试对基本神经单元进行硬件建模。受到单房室模型的启发,论文选用了具有较高的运算效率及较多神经计算特性的Izhikevich单房室神经元模型作为神经单元的模型基础。区别于主流的实现方式,论文从神经元信息传递的角度对该模型进行了全新的设计与实现。在实现了该模型的神经计算特性的同时又在一定程度上提高了基本神经单元的工作效率。论文在基本神经单元的结构设计中,利用生物神经学中取得的成果,对生物神经元的结构及其信息传递过程进行了研究。生物神经元信息传递过程主要由外部信息转化、电信号的传递、神经元内的信息更新以及神经元连接的权重更新四部分组成。据此对基本神经单元的核心模块进行了划分,主要分为事件生成模块、刺激生成及分类模块、阈值电压更新模块、膜电位更新及脉冲生成模块。事件生成模块主要将外部传入神经元的信息转化为事件并进行属性的分类。刺激生成及分类模块主要将事件及其属性转化为刺激信号,同时根据不同时刻的刺激强度所构成的输入电流形式进行分类。阈值电压更新模块主要对基本神经单元在不同神经计算模式下的阈值电压进行更新。膜电位更新及脉冲生成模块主要将其他模块生成的事件、输入电流及阈值与当前神经计算模式相结合进行阈值电压的更新及脉冲发放。除此之外,还对基本神经单元之间连接权重进行更新的权重更新模块进行了设计。本论文中的硬件实现部分使用了 Verilog语言进行硬件建模,对整个基本神经单元进行了硬件实现。在基本神经单元的仿真测试过程,为了保证基本神经单元设计无误,在仿真测试中首先对底层模块的进行了测试。确认了底层模块功能的正确性后,对Izhikevich单房室神经元模型的20种神经计算模式逐一进行了仿真,以分析本设计中基本神经单元功能特性是否正确。最后,在TSMC 65nm工艺下,利用利用Synopsys的设计工具对基本神经单元进行了综合。本文中所设计的基本神经单元在最大工作频率下的硬件面积约为1594μm2,硬件功耗约为0.1183mW。综上,论文实现了预期目标,完基本神经单元的设计及其硬件实现。