随着集成电路工艺的进一步发展,CMOS器件的特征尺寸和内部互联线的宽度越来越小,数字集成电路的规模和设计复杂度成倍增加,数字电路故障的来源越来越多,并且发生率也迅速提高。为应对数字集成电路中日益严重的可靠性问题,迫切需要提高电路的容错能力。目前多数研究集中在数字电路的并发故障检测和恢复技术上,但现有的并发故障检测方法代价过高,不适用于对成本敏感的应用中。为解决这一问题,本文研究了数字集成电路运行时故障检测的低成本实现策略,主要包括以下几个方面的内容:首先简单介绍了课题的研究背景和电路故障的基本概念,对目前常用的电路容错设计技术分类举例说明,并介绍了并发故障检测的研究现状。文章的第二部分介绍了可重构系统的基本概念和FPGA的动态局部重构特性,论证可重构系统,尤其是支持动态局部重构的FPGA,是开发和实现系统容错设计的最佳平台。文章的第三部分提出了分时故障诊断的主导思想和设计流程。分时故障诊断借助系统的可重构能力,在系统运行过程中交替改变检测区域的硬件配置,实现逻辑资源的分时复用,籍此在系统的故障检测能力没有明显下降的前提下,以平均故障检测延时的适当增加为代价,降低系统的冗余面积开销。此外还利用一个自定义的概率模型分析了分时故障诊断的检测能力和面积代价与设计参数之间的近似函数关系,并研究了电路实现中的若干具体问题。文章的最后借助一个应用实例验证了分时故障诊断的可行性以及之前理论分析的结论。