AES(Advanced Encryption Standard)高级加密标准具有优秀的加/解密性能和简易的实现形式，因而越来越被信息安全界所重视。早期对AES的研究主要集中在AES的算法研究，软件实现方面，由于硬件实现AES算法具有更高的处理速度，更可靠的保密性等优点，所以对AES算法的硬件设计的研究具有重要意义。对于硬件实现AES算法的研究，以前的工作主要集中在提高系统的数据吞吐量方面，本文以移动终端、手持设备等对硬件体积、功耗要求比较高的场合为背景，以深亚微米IC(Integrated Circuit)设计技术为依托，阐述了一个高性能AES IP核(Intellectual Property Core)的设计过程。 本设计的AES IP核同时具有加密与解密功能，整个系统采用8位的数据通道，24个时钟周期完成一次加/解密轮操作。为了使本设计的AES IP核具有较好的性能，从系统架构到各子模块的设计均进行了优化。首先，本文将总线编码技术SSC(Sequence-Switch Coding)应用于S-Box的输入数据，寻找数据间变化次数最少的序列，从而减小S-Box的电路翻转达到降低功耗的目的。由于AES系统中的S-Box设计非常重要，其对整个系统的功耗影响极大，消耗的功耗远大于其它模块，故减小S-Box的功耗对降低系统整体功耗有很大的帮助。其次，密钥扩展模块采用on-the-fly结构，所以密钥扩展过程与加/解密轮操作过程并行进行，极大降低了系统的时延。传统的on-the-fly结构只支持加密密钥扩展，本设计采用末轮加密密钥作为首轮解密密钥，并调整密文与解密密钥的顺序，提出了同时支持加密、解密密钥扩展的on-the-fly结构。最后，在各子模块的设计中将加密/解密功能很好的融合在一起，实现硬件上的资源共享。由于采用新的首轮解密密文和解密密钥的输入顺序，对于解密中的行移位功能模块(InvShiffRows)可直接采用加密时行移位(ShiftRows)的功能，因此无需做任何改变，就可将加密中的ShiftRows用于解密中，极好的实现了加/解密硬件上的资源共享。 本设计的AES IP核支持128比特密钥的加密/解密功能。采用中芯国际0.18um CMOS工艺库，设计的芯片规模为5.5kgates，最高工作频率76MHz，功耗119.93uW/MHz，符合WPAN/WLAN(Wireless Personal Area Networks/Wireless Local Area Network)应用的要求。