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随着MOS器件的特征尺寸已经进入到纳米量级,传统的SiO2/Si系统已经不能满足集成电路发展的要求。而高k栅介质的使用在降低栅极漏电的同时也减小了沟道载流子迁移率,使器件驱动能力下降。因此,需要采用高迁移率的沟道材料和新的器件结构来提高器件的综合性能。具有高迁移率和静电完整性的超薄GeOI MOSFET成为近几年人们研究的热点之一。本论文开展了理论和实验方面的相关工作,研究了GeOI MOSFET的器件模型和结构优化以及高k栅介质Ge MOS器件的界面特性。器件模型方面开展的工作有:(1)通过求解沟道的二维泊松方程得到沟道表面势和沟道反型层电荷,建立了高k栅介质小尺寸GeOI pMOSFET的漏源电流解析模型。模型包括了速度饱和效应,迁移率调制效应和沟长调制效应,模型计算结果与实验数据呈现出好的吻合。且利用建立的模型模拟分析了器件主要结构和物理参数对跨导、截止频率和电压增益的影响,得出需设计合适厚度和短的沟道以及高介电常数的薄栅介质来优化器件的综合性能;(2)采用Silvaco TCAD二维器件模拟器分析研究了双栅GeOI MOSFET主要结构和物理参数对器件性能的影响。通过对器件通态电流、断态电流、短沟道效应(SCE)以及漏致势垒降低(DIBL)效应的模拟分析,得到了锗沟道厚度和掺杂浓度以及栅氧化层厚度和介电常数的合理取值范围。如沟道厚度为10–18 nm,则掺杂浓度需为(5–9)?1017 cm–3,栅介质等效氧化物厚度为0.8 nm-1 nm,栅介质介电常数为15-30时,可获得性能优良的小尺寸GeOI MOSFET器件。实验方面开展的工作是制备了Al/LaON/Si/Ge结构的MOS器件,在淀积Si钝化层之后再进行N2或NH3等离子体表面处理。研究结果表明经过NH3等离子体表面处理的样品具有低的界面态密度和小的栅极漏电流,可以有效改善Ge MOS器件的界面特性。