高性能乘法器是现代数字信号处理器(DSP)中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在。浮点乘法器具有面积大、延迟长、结构复杂的特点。如何设计出高速、简单且结构规则的浮点乘法器成为广泛关注的问题。过去的十年中,研究者扩展了Booth编码算法的空间,提高了乘法器的性能;改进了部分积压缩技术,使乘法器结构更加规则;以传输管逻辑、多路选择器和动态技术为基础的各种电路实现方法也持续刷新高性能乘法器的实现记录;与此同时,与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累。但不断提高的高性能运算需求使得高性能乘法器的设计和实现仍然是当前的热门话题。本文结合中国电子科技集团第五十八研究所预研项目中的浮点乘法运算部件的设计工作,从延迟、面积、结构复杂性等方面系统地研究了乘法部件的各个过程。在研究了乘法器Booth编码算法,乘法器部分积压缩拓扑结构和高速求和等算法的基础上,分析比较乘法器各部分的不同实现方法,设计了一个高性能的32位浮点并行乘法器,乘法器的指数部分与尾数部分并行运算,缩短了关键路径;采用修正Booth编码缩减了部分积数量;采用结构规整的(4:2)压缩树结构加快部分积的求和,得到Carry、Sum形式的部分积;最后采用高速选择进位加法器求得乘积;验证部分采用基于特征向量和大量随机向量结合的验证方法保证了设计的正确性;包含本乘法器的DSP IP已通过软件、硬件验证;而基于该乘法器的延伸设计的乘法器也已应用到其他DSP中。本文设计的浮点乘法器,采用SMIC 0.18um工艺进行综合,计算机的模拟结果显示该乘法器具有高速、低复杂度的良好性能。在1.8V工作电压,Typical情况下的延时为4.05ns。