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当今社会已经进入到“人工智能”时代。数字化程度随工艺进步越来越高,模数转换器(Analog to Digital Converter,ADC)是模拟信号与数字信号联系的“纽带”,在电子系统中不可缺少。近年来,消费市场对便携式电子产品,智能穿戴设备等低功耗集成度高的电子系统的巨大需求,使得具有低功耗、高速度、高精度的ADC技术成为研究发展的热门。目前,IC主流制造工艺是90nm~65nm,最先进的达到了28~14nm制程。逐次逼近型(Successive Approximation Register,SAR)模数转换器具有功耗低,成本低,结构简单,芯片面积小,数字化程度等综合优势,使它更适应工艺的发展要求。本文首先明确了研究内容和目标,阐述了逐次逼近型模数转换器(SAR ADC)在纳米级工艺下的发展现状;介绍了逐次逼近型模数转换器(SAR ADC)工作原理、典型结构;确定采用分段电容阵列结构的设计;进一步对电容阵列的匹配性和转换能耗方案进行了分析研究,计算出具体的指标参数。完成理论研究后,在65nm标准CMOS工艺条件下,完成了一款12位采样速率为80MSPS的异步SAR ADC的电路设计,包括采保(Sample and Hold,S/H)电路、电容阵列DAC、比较器、数字逻辑控制模块等四部分。根据12位的设计指标,确定两级权重电容阵列结构,将电容阵列分为高7位和低4位两段,减小了电容的总面积,降低了DAC的功耗。采用拆分单调的开关转换方案,减少电容状态改变次数,降低整体功耗;采用栅压自举(Bootstrap)技术,设计了高线性度的采样开关;采用有预放大级和Latch比较器相结合的动态比较器,提高了转换速度降低了功耗;优化设计D触发器,改进异步逻辑结构,降低移位锁存工作时间,提高了整体电路的速度,降低了功耗。在1.2V工作电压,采样速率80MSPS的工作条件下对整体电路进行仿真;无杂散动态范围(Spur-Free Dynamic Range,SFDR)达到了86.54dB,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为68.46dB,有效位数(Effective number of Bit,ENOB)达到了11.08bit,整体功耗为2.325m W。上述结果表明,本文设计的SAR ADC达到论文设计的指标要求。最后使用Cadence Virtuoso完成整体ADC电路的版图设计、绘制和参数提取。