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随着计算机、通信和微电子技术的高速发展，数字化信息技术在军事、民用等领域已得到了广泛的应用。其中，模数转换器(Analog-to-Digital Converter, ADC)作为模拟信号和数字信号处理(Digital Signal Processing，DSP)系统之间的桥梁，在数字信息系统中起到不可替代的作用。ADC具有多种不同的实现结构，在中等转换精度和中低转换速度领域中，逐次逼近型ADC(Successive ApproximationRegister)具有功耗低和版图面积小的特点，成为近年来学术界和工业界所关注的非常活跃的ADC设计领域之一。 课题以电力线通信为应用背景，在SMIC180nm CMOS工艺下设计了一款分辨率为10bit，采样率为5MHz，有效比特数大于9bit的低功耗SARADC。论文详细分析了SARADC的功耗分布，其中开关电容采样网络、比较器、以及控制逻辑是功耗消耗的主要部分。论文以此为出发点，对SARADC的三个电路实现部分进行功耗优化设计。首先，设计采用了单侧开关切换技术，降低了传统开关切换过程中的功耗。针对开关切换技术会带来差分两路开关不同步切换的问题，论文提出了逐位延时的开关控制逻辑电路，实现了差分两路开关不同步切换;其次，论文采用两级动态比较器以降低功耗，针对时钟馈通效应所引起的两级动态比较器的失调电压，在输入端与同相输出端之间加入了去耦电容，有效的降低了该失调电压;论文采用异步寄存器逻辑电路，省去了外部高频时钟，进一步降低了系统整体功耗。最后设计了该SARADC的晶体管级的电路，并完成版图设计，尤其是针对电容的版图设计，采用了单位电容为2fF的电容阵列，实现了面积优化的版图设计。通过仿真验证，在5MHz采样率，输入信号为2.5MHz的情况下，有效比特数可达9.Sbit，无杂散动态范围为76dB，且功耗仅有90μW，满足了电力线系统的应用需求。 本文研究内容对于中等精度，低功耗ADC的设计以及深亚微米模拟电路及版图设计均有很好的参考价值。对开关电容采样网络、比较器的功耗优化以及异步逻辑控制等方面，做出了一定程度的探索。