虽然超大规模集成电路产业在摩尔定律的指引下已经步入纳米时代甚至非常接近摩尔定律的尽头了,但是它仍然在快速发展中。工艺节点的不断减小导致复杂度随之不断攀升,设计规则也越来越复杂,这些前所未有的挑战都需要我们有更高效的测试芯片来保证它们的成品率。目前的测试芯片规模正在迅速扩大,并且随着工艺节点达到16nm甚至更低时,许多新的工艺缺陷随之产生,需求的测试结构的数目越来越多,庞大数目的测试结构的布线问题也就越来越复杂。本文结合当前测试芯片设计技术的不断发展,通过对最近的VLSI芯片布线技术的分析,提出了传统测试芯片布线流程改进后的新的布线新流程,这种新的布线流程中所具有的创新点在于：1)对具体的点对间布线算法进行了新的探索,提出了新的点对间布线算法。通过提出“自由节点”和“节点边界”等新的概念,该算法通过节点边界的扩张来实现自由节点的转移,从而快速地从源节点向目标节点扩散,大大提高了搜索效率。该算法既克服了传统迷宫算法基于遍历网格的复杂度高的缺点,也无需在庞大的网格中搜索障碍构造子图。理论分析和多个实例验证的结果表明,该算法可以很好地解决点对间的布线问题且复杂度较低。2)将测试芯片中原有的单一算法的布线流程调整为多步骤多算法的综合布线流程,把测试芯片布线问题拆分为全局布线和详细布线两个步骤,在每一步中使用模式布线、单调布线和新提出的点对间布线算法等多种技术进行布线,将布线时间缩短到原来的15%-25%,对缩短测试芯片的整体设计周期起到了定的作用。该布线流程的可靠性和实用性在几家集成电路制造厂商的测试芯片实例中得到了验证。