随着集成电路工艺的发展，尤其当工艺节点发展到65纳米(nm)及以下时，专用集成电路(ASIC)的后端物理实现遇到了很多新的挑战，这些挑战可以归结为三个方面：时序、功耗和信号完整性。本文将以一款SD卡Flash控制芯片为例，探讨这三个方面的芯片物理设计解决方案。　　SD卡(Secure Digital Memory Card)，即安全数码卡，具有高速度、大容量、低成本、低功耗等优点，尤其拥有其他类型存储卡无法比拟的安全性，正在逐渐取代MMC卡(Multi-Media Card)、CF卡(Compact Flash Card)、SM卡(Smart Media Card)等移动存储卡，广泛应用在数码相机、手机等多种手持移动设备上，例如现在比较热门的iPhone及一系列智能手机，其市场需求必将越来越大。　　从时序角度上来说，集成电路互连结构日趋复杂，互连线延迟所占比重不断增加，时序收敛问题越来越复杂，如何在ASIC的设计过程中寻求一个有效而又快捷的时序收敛方案成了高性能ASIC物理设计的难题。　　从功耗角度上来说，随着集成电路在集成度和性能方面不断提高，电路功耗密度也急剧上升。功耗不但直接影响芯片的封装形式与成本，而且过高的功耗将导致芯片温度上升、电迁移效应和电压降等信号完整性问题，直接影响芯片的可靠性，电路功耗已经成为芯片发展的重要瓶颈之一。　　从信号完整性角度来说，随着集成电路上电流密度的不断增大，互连线上的寄生效应如互连线串扰、电压降和电迁移等问题变得越来越严重，给后端设计人员带来了极大的困扰。　　针对上述三类问题，65nm工艺下的ASIC物理设计方法势必需要一些新的改进。本文基于Synopsys的物理设计平台，以SD卡Flash控制芯片为例，分别在逻辑综合和布局布线(Place&Route)两个阶段论述了65nm工艺下物理设计时序、功耗和信号完整性三个难点的解决方案，并提出了设计方法学上的改进。本文的实际意义在于实现了65nm工艺下的芯片物理设计，最大程度的优化了时序，降低了功耗，减轻了信号完整性问题，并且成功流片。最终通过样片测试验证了三个难点解决方案的可行性，对于今后嵌入式系统重点实验室65nm工艺下芯片设计的后端物理设计有极大的参考意义。