近年来,随着智能手机、汽车电子系统、人工智能系统等行业的发展,半导体行业发展迅速。ADC连接着数字世界和模拟世界,在集成电路领域中是极其重要的电路模块,信号传递的质量、速度和它的电路性能息息相关,因此,研究和设计高性能的ADC电路是非常有意义的。目前常见的ADC的种类有快闪型(Flash)ADC、Sigma-Delta型ADC、流水线型(Pipeline)ADC、逐次逼近寄存器型(Successive Approximation Register,SAR)ADC等。Pipeline ADC以流水线式的模式工作,广泛应用于高速中高精度的场合。SAR ADC电路的结构简单,广泛应用于在高速低功耗中精度的场合。比较器作为ADC的核心模块,它的亚稳态会对ADC电路的整体性能造成影响,在高速ADC电路中比较器的亚稳态问题更为严重。本文设计了一款10位高速低亚稳率流水线逐次逼近模数转换器(PipelinedSAR ADC),结合了传统Pipeline ADC和SAR ADC电路的优点,同时改善了这两种结构的缺点。首先,阐述了比较器的亚稳态,分析了影响比较器亚稳态的因素,并总结了目前已发表的降低比较器亚稳率的方案,然后提出了本文采用的降低比较器亚稳率的方案,即使用两个相同的比较器,改进了比较器逻辑电路、DAC电容阵列电路,并建模验证了方案的可行性和有效性。随后,对Pipelined-SAR ADC进行MATLAB行为级建模,验证了所采用的ADC结构的有效性,通过分析仿真数据,确定了所设计的ADC电路的基本结构。本次设计的ADC采用两级流水线结构,第一级子ADC为5位SAR ADC结构,第二级子ADC位6位SAR ADC结构,包括一位冗余位,通过残差放大器连接两级ADC电路。本文设计的Pipelined-SAR ADC电路是在CMOS 28nm工艺下实现的,电路中的电源电压为0.9V,在580MHz的采样频率下对Pipelined-SAR ADC电路的整体性能进行仿真,当输入信号位奈奎斯特频率时,电路的有效位数是8.88bit,无杂散动态范围SFDR为68.0dB,信噪失真比SNDR为55.21dB,电路功耗为9.109mA,品质因子FoM值为30fj/conv-step。