TD-LTE下行共享信道在Intel通用处理器上的多核设计实现及优化

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随着3G在世界范围内运营和部署,移动互联网在用户的日常生活中发挥着日益重要的作用,在这种趋势下,作为3G的演进技术LTE已备受业界关注。LTE支持分组交换数据业务,以OFDM/FDMA技术为核心技术,关键技术还有MIMO技术、无线接口分组交换技术,被称为准4G技术。作为演进的技术,网络需要大量的更新换代。移动互联网飞速发展给运营商带来能耗、建设、运维成本和频谱资源等方面的挑战。新的网络架构中采用软基站架构,这种架构分为BBU(基带处理单元)和RRU(射频拉远单元),其中BBU是一个采用通用处理器群集中处理的中央处理单元,使用软件而不是传统的DSP和FPGA来完成基带数据处理,这对数据处理技术提出了很高的要求。该课题是源于实验室自主项目,针对TD-LTE的高速率高吞吐量的实时信号处理的要求,在Intel通用处理器上进行TD-LTE基带PDSCH信道的开发。   论文首先是介绍了TD-LTE系统的研究背景、性能需求和关键技术;其次进行了LTE下行物理层的相关介绍,包括LTE帧结构和资源结构,重点阐述了TD-LTE下行共享信道链路级各部分的特点和设计目的;介绍了Intel通用处理器的架构和多核多线程以及SSE指令集,并详细介绍了各个模块在Intel通用处理器上的设计实现和相关优化,文章最后介绍了在使用多核设计和SSE指令优化后,各模块的运行时间以及整体的运行时间,并做出了分析总结,验证了进行Intel通用处理器上完成多核设计和SSE优化对于提高系统性能、提高吞吐量、减少时延有重要作用。
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