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并行传输作为大幅提高传输带宽的一种有效方式,在超高速光纤通信系统中得到广泛应用。时钟数据恢复电路(CDR)作为超高速(光纤)数字通信中的关键技术,国内外都在对其进行持续不断地研究,以期达到更适用、更佳的性能。近年来,伴随着超高速并行光互联的兴起,应用于并行光互联中的CDR技术,即并行CDR技术成为研究的焦点。本文首先对几种经典的并行CDR方案进行了总结和分析,随后对构成并行CDR的单信道CDR电路进行了相应介绍。对基于锁相环(PLL)型时钟数据恢复电路以及基于相位选择(PS)/相位插值(PI)型时钟数据恢复电路进行了重点介绍。在上述基础上,设计了一种5Gb/s/ch的并行CDR电路。该并行CDR电路由PLL型CDR以及PS/PI型CDR组合实现。其中,PLL型CDR主要包括半速率鉴相器、电荷泵以及环形压控振荡器等结构单元。电荷泵采用自举基准并加入运放,从而改善了充放电电流之间的匹配特性。环形压控振荡器中的延迟单元采用电感峰化技术拓展了其带宽,同时实现了较高的振荡频率。通过增加一对栅极接地的NMOS管,其调谐频率以及调谐范围均得到了相应提高,线性度也得到了一定的改善。PS/PI型CDR主要由Bang-Bang型PD、PS/PI单元以及控制电路等基本单元构成。其中,PS/PI电路与传统结构相比,节省了两个PS电路,从而在电路复杂度以及功耗等方面得到了相应改善。该并行CDR中,PLL型CDR从输入数据中提取出的两路的正交时钟,不仅可以完成本信道的数据恢复,同时,该正交时钟又将作为后续信道的参考时钟,完成后续信道中PS/PI型CDR的时钟和数据恢复。与传统并行CDR相比,避免了全部采用PLL型CDR而造成的压控振荡器(VCO)之间的相互干扰。该并行CDR电路不需要额外的本地参考时钟,同时可以扩展为多路。本设计整体芯片版图面积为1.7×1.585mm2,电路核心模块功耗为172.4mW。仿真结果显示,当输入为并行数据为5Gb/s时,该电路恢复出的时钟与数据的峰峰抖动值分别为6.1ps、8.1ps,8.7ps、11.2ps。