由于设计灵活性和高性能，现场可编程门阵列(FPGA)被广泛应用于多种领域。为了对不同的应用提供合适的FPGA架构，架构设计师需要进行FPGA架构探索。开发一个全新的FPGA芯片，需要获得精确的延时、面积和功耗，从而评估架构性能。而在这些性能指标中，延时的获得尤为关键。但传统的基于实验的方法非常耗时，而基于数值分析模型的方法又不够精确。本文提出了一种基于知识神经网络(Knowledge-based Neural Network, KBNN)的方法来对FPGA延时进行估计，并可以快速且精确地获得延时结果。　　本研究利用KBNN建立延时估计模型，将Elmore模型与多层感知器(Multilayer Perceptron, MLP)神经网络相结合，在弥补分析模型误差的同时，体现了FPGA电路延时的物理意义和各参数间的关系。所得到的延时模型不仅精确度高，速度快，而且充分考虑了影响延时的关键架构参数。该模型将晶体管尺寸作为输入变量，可以将其应用于晶体管尺寸调整过程中，实现面积和延时的协同优化。将其与现有架构探索工具相结合，可以显著加快FPGA架构探索流程，缩短设计周期。此外，延时不仅受架构参数的影响，在低功耗设计和深亚微米技术发展的趋势下，通过改变晶体管级参数Vdd和Vt降低功耗的同时也会对延时造成影响。应用KBNN建立融合架构级参数和晶体管级参数的FPGA延时模型，由于考虑到Vdd和Vt的变化，有利于探索延时和功耗的关系。同时，该模型允许在FPGA架构设计阶段探索架构级参数和晶体管级参数的可变性，而且有效避免了实验中对不同Vdd和Vt产生晶体管模型的复杂过程，使输入与输出的关系更为直接，具有较高的灵活性。