近十年,有赖于半导体工艺技术的飞速发展,EDA—电子设计自动化(Electronic Design Automation)技术和VLS工—超大规模集成电路(Very Large Scale Integration)技术的推广和普及十分迅速,将一个或多个CPU单元以及功能部件集成在单个芯片上已经不再是什么梦想,我们现在通常将这种单个的集成芯片称之为SOC—片上系统(System On Chip)。SOC的整个开发过程当中一般由用户通过硬件描述语言定义整个系统,然后通过仿真工具进行仿真验证,仿真验证通过后设计人员会将设计源代码或者设计版图交给半导体芯片制造商进行流片[1]。然而,摩尔定律指出,验证的复杂程度是与芯片的面积的平方成正比的,芯片单位面积容量每隔18个月增加一倍,验证的复杂程度每隔6-9个月也就会翻一番。为了解决SOC验证过程中的这个困难,必须进一步优化方案,软硬件协同验证是当今SOC验证的主要手段,与以往单纯在软件环境下模拟、流片后测试不同,基于此项技术,软件模块能够在硬件设备上高速运行[2]。例如,软件环境下模拟1s钟的时序行为可能要5-6个小时,在FPGA上就只是实实在在的1s钟,差距是显而易见的,但同时大规模集成电路设计向FPGA的移植过程,就目前来来看,效率不高也不够智能,仍有很多问题需要解决。基于以上问题,本文研究的主要内容就是基于FPGA的SOC验证过程中系统集成、代码移植、环境搭建过程中的自动化方案,文章将结合我再中科院计算所基带芯片原型验证的实际内容展开论述,以具体某一个模块的实际验证过程为例,揭露验证过程中的难点及一些细节问题。