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功率半导体器件作为电力电子领域的核心,随着5G通信、智能家电和自动驾驶等新兴电子信息产业的快速发展,其重要性日益凸显。功率MOSFET(Metal Oxide Semiconductor Filed-effect Transistor)具有额定功率大、开关速度快、驱动功耗小等优点,成为除功率IC(Integrated Circuit)之外市场占比最高的功率半导体器件。分离栅SG VDMOS(Split Gate Vertical Double-diffused Metal Oxide Semiconductor)作为MOSFET中兼具高速、低损耗特性的代表性器件之一,在近年来功率半导体器件小型化、高反应速度、低功率损耗的发展趋势中受到学术界及产业界的关注。SG VDMOS引入纵向深槽内的接地分离栅电极,不仅作为体内场板辅助耗尽漂移区降低比导通电阻,还能缩减栅电极和漂移区的交叠面积降低栅电荷。目前,具有缓冲层的分离栅BL(Buffer Layer)-SG VDMOS为更常用的一类分离栅器件,本课题通过理论设计和实验制造两方面对BL-SG VDMOS进行研究。本课题的主要工作内容与课题成果如下:首先,对BL-SG VDMOS展开理论研究与优化设计。分析了BL-SG VDMOS器件的电学特性以及导通电阻构成,建立适用于BL-SG VDMOS器件的导通电阻模型;BL-SG VDMOS相比于无缓冲层SG VDMOS其结构区别仅在于深槽底部的缓冲层,故BL-SG VDMOS器件的漂移区可采用与无缓冲层SG VDMOS器件一致的优化设计方法而对缓冲层的影响进行独立研究,获得了用以指导BL-SG VDMOS器件缓冲层结构设计的简单优化设计公式,仿真结果表明采用该优化公式设计的BL-SG VDMOS其功率优值优于已有研究;课题还分析了前期研究中所使用结构存在的问题,并基于工艺改进提出两种能够相对精确控制栅源交叠面积以及栅漏交叠面积的优化结构,两种结构的意义在于去除多余栅极多晶硅时能在一定程度内保持沟道连通。其次,基于现有工艺对BL-SG VDMOS进行实验研究。简要介绍了实验所采用的制造工艺并分析了其中多步热过程对器件漂移区浓度分布的影响;随后根据实验目的制作了详细的实验分片方案,并对器件版图级结构包括元胞区、过渡区、终端区和金属走线等结构进行研究与设计,借助实验对理论公式、所提优化结构以及与器件版图结构相关的猜想进行验证;实际制得了具有电学功能的BL-SG VDMOS器件,测得击穿电压可达31 V,栅电荷为2.61 nC,比导通电阻暂无法测出准确数值;分析了器件击穿电压低于设计值的原因并提出改进方法。