伴随着现代大规模集成电路制造工艺的快速发展，芯片的测试和后端设计质量已经成为制约芯片良率和设计成本的主要因素。设计工程师既要面对芯片制造过程中可能产生的物理缺陷，又要面对后端设计过程中不确定因素，给芯片的测试和设计带来了挑战。可测性设计（Design For Testability，DFT）作为检验芯片是否合格的有效手段已在现今芯片设计中扮演着不可或缺的角色。　　 GPS基带芯片中采用内建自测试技术和扫描技术分别对系统中RAM和一般逻辑进行测试。通过整合内建自测试逻辑，实现RAM逻辑的内建扫描测试;通过采用提高故障覆盖率的策略，如端口复用、旁路逻辑、门控可测试设计、RAM阴影逻辑测试，异步逻辑测试等，使整个设计的扫描测试覆盖率达到了95.94％，完成了对芯片绝大多数逻辑测试的目的。　　 GPS基带芯片的后端设计基于SMIC 180nm Logic工艺，实现频率80Mhz，100万门,500kb的RAM的布局规划，电源规划，时钟树综合，布线，可制造性设计等流程;最后对芯片做功能级的形式验证，静态时序分析，动态时序仿真，版图设计规则检查和版图一致性检查，保证版图级的时序、逻辑、物理版图的正确，提高一次性流片的成功率。