寄存器文件是嵌入式超标量微处理器的重要组成部分。高性能要求寄存器文件具有小的访问延时,而嵌入式应用更关注工作功耗和待机功耗,超标量处理器则要求寄存器具有多个读写端口。因此,设计具有高能性、低功耗,多端口的寄存器文件是一项非常有意义的工作。本文采用全定制的设计方法,在65nm低功耗工艺下,设计并实现了4R/2W 32x32b寄存器文件。本文的主要工作：(1)寄存器文件通常采用多端口的静态存储器实现。本文首先对SRAM组成和工作原理做了简要的回顾,对地址译码、存储单元、读写电路以及时序控制策略设计里的一些关键技术做了介绍,并对它们的优缺点做了比较。(2)提出一种基于敏感放大技术,双位线读存储单元的寄存器文件结构。地址译码采用两级静态译码以提高性能降低功耗。存储阵列由具有采用双位线读,双位线写的存储单元构成。读电路采用电压灵敏放大技术以降低读延时。基于反相器链的读写控制逻辑确保在单个周期内正确的读写操作。后仿真结果表明,该寄存器文件在典型工艺环境下,1.2伏电源电压,50℃时,可以工作在1.56GHz时钟频率下,时钟频率1.25GHz时功耗小于36mw,面积为0.043mm2。(3)提出另一种基于位线分割技术、静态单位线读存储单元的寄存器文件。设计用到一些功耗的优化技术包括：位线分割技术、两级静态译码技术、单位线读存储单元、门控时钟,部分译码技术等。模拟和仿真证明,该寄存器文件可以工作在1.0GHz频率下,动态功耗为24mw,面积为0.046mm2。(4)提出一种基于位线分割技术、动态单位线读存储单元的寄存器文件结构。由于采用了单位线读存储单元,存储阵列的面积大大下降,整个寄存器文件的面积下降为0.01mm2。同时,由于面积减小,在典型的PVT环境下,性能提升至2.2GHz,时钟频率1GHz时功耗为11.4mw。