单粒子效应是引发航天器异常的主要原因。在数字电路中单粒子效应主要包括单粒子翻转(SEU)和单粒子瞬态(SET),前者发生在时序元件中,表现为逻辑状态的翻转；后者发生在组合逻辑和时钟电路中,表现为瞬态脉冲。它们都可能形成软错误,影响电路的可靠性。随着工艺进入纳米尺度,器件尺寸和供电电压不断下降,SEU和SET变得更加严重；而且时钟频率不断上升,组合逻辑中的SET转化为软错误的概率也在增加。因此,如何设计抗SEU和SET的集成电路成为迫切需要解决的问题。本论文研究抗SEU和SET的加固设计方法,旨在提高电路的可靠性。目前,已有的加固设计主要集中在防护SEU和(或)组合逻辑中的SET,不能防护时钟电路中的SET；而且加固成本比较大,影响电路的性能和开销,不利于实际应用。抗SET的方法通常是在组合逻辑末端使用过滤电路,如时间冗余电路、施密特触发器和CVSL门。抗SEU的方法有硬件冗余、分离节点、检错纠错和切断反馈环。同时抗SEU/SET的方法有时间冗余与硬件冗余的结合(如TR-TMR和TR-HLR电路),以及包含延迟单元的锁存器(如FERST和LSEH-1锁存器)。基于SMIC 65nm CMOS工艺,本论文提出一种单粒子加固锁存器设计。该锁存器使用延迟单元和级联C单元构建时间冗余,屏蔽从组合逻辑传播而来的SET。由于采用了嵌入式延迟单元,该锁存器能够容忍时钟信号上的SET。当内部节点受单个粒子轰击而发生逻辑翻转,C单元进入保持状态以避免整个锁存器受影响,抑制SEU。Hspice仿真结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的SET；版图面积、功耗和时钟电路功耗分别平均下降30.58%、44.53%和26.51%；而且该锁存器的功耗对工艺、供电电压和温度的波动不敏感。