无线通信系统的快速发展,促使射频IC向高集成度、低成本、低功耗、小型化等方向发展。而锁相环作为频率合成器的主要实现方式,广泛应用于射频集成电路中。因此,它要求具有低功耗和低相位噪声的特点。近年来,随着CMOS工艺尺寸的不断缩小,电源电压也等比例缩小,这使得低电压的电路研究和设计再次成为热点。另外,传统的整数分频锁相环由于本身存在的固有缺陷,已无法满足现代无线通信系统对频率切换速度、频率分辨率以及噪声等指标越来越高的要求。因此本论文的目的是研发极低电压(≤0.8V)、极低功耗的锁相环芯片。当前国外对极低电压的锁相环还处在研究阶段,离产品的问世还有一段距离。国内对小数分频锁相环的研究近几年也呈现繁荣之势,但针对极低电压的研究还处于起步阶段。因此,研究并实现极低电压、极低功耗的锁相环芯片对提升我国集成电路的设计水平有着重要的意义。本文的主要工作和创新点包括：1、基于对锁相环系统的理论分析,建立了小数分频锁相环的系统级仿真模型,包括系统线性描述模型、系统行为级模型和噪声分析模型；分析锁相环各个模块的噪声传递特性和其对输出相位噪声的影响,为优化锁相环的设计提供了一系列指导性的原则。2、分析了鉴频鉴相器的非理想因素(鉴相死区问题)、电荷泵的非理想效应(充放电电流失配、电荷泄露和开关效应)、∑△调制器的噪声整形特性以及自动频带选择模块的性能指标及影响因素,并提出了符合设计指标的高性能结构。3、采用SMIC 65nm 1P8M CMOS工艺实现了2.4GHz整数分频锁相环。测试结果表明,锁相环能正常工作在0.8V电源电压下,其中VCO工作在0.5V电源电压下。2.4GHz整数分频锁相环的调谐范围为2.116-2.419GHz,相位噪声在-118.33～-122.34dBc/Hz@1MHz,参考杂散低于-69.8dBc,功耗仅为3.3mW,锁定时间<12μs,它的综合性能指标FOM值为-180dB--184dB,达到国内领先水平。4、采用SMIC 65nm 1P8M CMOS工艺实现了6GHz小数分频锁相环芯片。测试结果表明,锁相环能正常工作在0.8V电源电压下,其中VCO工作在0.5V电源电压下。6GHz小数分频锁相环的调谐范围为5.666～6.21GHz,其相位噪声为-105～-110.5dBc/Hz@1MHz,功耗仅为6.2mW,锁定时间<20μs,杂散低于-53.8dBc,它的FOM值为-173dB～178dB,与国外先进水平相当。5、在以上工作的基础上,采用SMIC 65nm 1P8M CMOS工艺又构建了一款2.4GHz小数分频锁相环。它的∑△调制器采用24比特的流水线型MASH结构替换了原芯片8比特的MASH结构,以进一步提高频率分辨率；优化了自动频带选择电路的锁定时间,同时为了节约芯片面积,增加了串并转换模块。目前该芯片正处于流片阶段。