电子产业已成为全球假冒产品市场的主要目标。电子产品应用在整个社会的方方面面,由于电子设备的需求量非常大,没有一个产品设计厂家会从头到尾设计和生产所需要的全部组件,所以使用现成的分立的芯片已经变得很普遍。全球化使我们能够从世界上任何一个生产商那里购买我们想要的组件,但是由于越来越多的人使用不可信的第三方集成电路设计制造厂商的产品,以及供应链的多重环节冗长而且复杂,使得集成电路非常容易受到各种形式的假冒,最主要的包括以下几种类型:回收、过量生产、克隆和篡改等。据报道,如今的供应链中,超过80%的假冒电子部件被翻新并再次投入市场,这种伪造方式因为低廉的成本和巨大的利润空间而受到人们的关注。这已经成为现代电子设备中的一个严重问题,它们不仅会导致使用的可靠性变差、寿命变短,甚至会导致系统和平台的瘫痪,严重的影响了我们的安全。另一方面,如果电子组件在翻新过程中被攻击者植入恶意病毒,这将对我国的命脉工业,如航空、航空航天、医疗、军事和基础设施等造成不可预测的重大损失。通过检测芯片的翻新与否,可以及时避免此问题,与此同时用户可以在已知电路是老化电路而且来源安全的情况下,对它的老化程度进行监测,可以保证在它老化程度过高之前就更换,从而避免电路发生影响用户使用的严重故障。因此,不管社会经济发展的角度上看还是从个人和国家安全的角度来看,检测翻新的电路板,钻研出可以判断电路使用时间的技术具有十分重大意义。目前针对翻新集成电路的检测和避免措施大致可分为四类。首先,有几种物理和电气测试方法。在实际应用中,可采用黑盒试验、扫描电子显微镜、扫描声学显微镜、X射线、X荧光成像、傅里叶变换红外光谱等方法来识别回收和标记的集成电路中存在的缺陷和异常。然而,由于过多的测试时间、测试成本、较低的检测能力和缺乏自动化,这些测试的实现存在严重的限制。第其次,DNA标记在商业上可用于提供电子零件的可追溯性。它允许用户和设计者在整个供应链中跟踪它们。然而,DNA标记的缺陷引起了人们对它们在防伪中的适用性的严重担忧,因为在快速验证的情况下,是通过观察特定光线下的标记的荧光信息来检测的,但是伪造者可以用其他材料来代替它,而且详细的DNA验证需要大量的时间成本,这是非常不经济的。第三种方法是基于数据的分析建模来检测芯片的老化情况。由于在芯片老化后,阈值电压等参数将会漂移,一些研究者建议在电路老化前后提取一些参数的变化,以进行分析和建模,从而对未知芯片进行主动检测。然而,随着工艺变化的增加,全新的芯片(IC)和回收的IC的参数分布的重叠面积会扩大,只有当电气参数在训练集之外时,这些方法才成功,因此它无法检测出使用时间很短的回收IC。第四种方法为研究者提出的用于检测老化的嵌入式传感器。第一种是基于冗余警告单元的传感器,其机理是用一个嵌入的传感电路来累积电路的老化效应,同时还要在电路中设置一个与上述电路结构完全相同的参考电路,用来记录传感电路的初始情况,通过将两个电路的效应值进行比较,得出芯片的使用年龄。第二种老化传感器是基于一次性可编程反熔丝存储器实时记录电路使用时间的传感器。这种传感器相对于基于冗余警告单元的传感器的优势是这种方案不受IC的制造技术的影响,因为它靠不间断的记录芯片时钟的周期数来实现翻新芯片监测。但是这种方案需要始终增加存储器的面积,而且计数器只是单纯的累计时间,对温度和电压噪声等加快老化的效应不敏感,因此它不能准确反映芯片的真实老化程度。目前已有的翻新检测研究都是针对于芯片和可编程逻辑器件的,而对于印制电路板(PCB)级整体的翻新检测还没有明确的研究方案。据我们所知,我们是最先把翻新检测技术应用在PCB板级水平的。我们提出基于边界扫描链结构(BSA)的路径延迟信息来识别翻新的印制电路板。边界扫描链结构是一种目前已被大多数电路板所采用的可测试设计(DFT)结构。全新的电路板的边界扫描链路径延迟信息可以在这些电路板的制造测试期间生成,并存储在防篡改内存中,以便将来识别翻新的电路板时使用。由于负/正偏置温度不稳定性(NBTI/PBTI)和热载流子注入(HCI)等老化效应的影响,回收的电路板的路径延迟信息将大于全新的延迟信息。对于正在进行身份验证的PCB,路径延迟越大,它是翻新板的概率就越大。因此我们利用这个机理,提出了翻新PCB的检测机制:首先,在注册阶段,首先获得大量的全新PCB板和使用不同天数的PCB板的边界扫描链的延迟时间,并且把全新的延迟时间和对应位置信息登记在板内防篡改的存储器中,通过大量的数据对比和分析,找出边界扫描链延迟时间变化最快(而且不会产生波动的)位置作为判断翻新PCB的阈值。其次,在检测阶段,首先对于待测PCB,在存储器中提取出已存的延迟信息,再把现在的延迟时间测出来,如果延迟时间的变化率大于注册阶段的阈值,则将其判断为翻新PCB。本实验是基于HSPICE仿真平台实现的,用spice语言描述边界扫描链的结构,用蒙特卡洛分析(Monte Carlo)来模拟扫描单元的制造工艺误差,并加入可靠性分析模型(MOSRA)来模拟电路经历的老化。HSPICE平台的仿真结果显示,我们提出的机制能准确地检测出翻新PCB板。由于本设计复用了芯片本身的扫描链结构,因此所需要的开销仅为用于存储少量延迟信息的非易失性存储器。上述方案虽然具有较高的检测精度,但是它需要外界提供一个高频脉冲激励电路,这种电路如果要集成在电路板中就会造成较大的硬件开销,因此不适合用户进行线下测量。为了扩大应用场景,我们又提出了一种基于认证模块和老化传感器结构的翻新芯片检测方法。在老化传感器模块中首先我们设计A电路单元,其结构为单个的D触发器加上一些组合逻辑电路,A电路是跟随芯片正常使用的,与此同时我们又引入了和A电路单元结构相同的参考电路REF单元,并用对称SR-latch作为仲裁器,来进行A电路和REF电路到仲裁器输入端数据传输快慢的比较。在解锁认证模块中,我们利用物理不可克隆函数(PUF),PUF安全提取电路,解锁模块实现了参考电路时钟端解锁信号的生成。当用户想要检测芯片是否为翻新时,可以读取电路中混淆过的物理不可克隆函数的响应,然后把该响应发给设计者进行钥匙的获取。当用户输入正确的密钥,认证模块才会生成解锁信号,参考电路时钟端才会有时钟驱动。在芯片进行正常使用时,参考电路是不工作的,所以它没有产生动态功耗。通过对引起芯片老化的动态NBTI效应模型和静态NBTI效应模型的比较,得出动态老化效应是静态老化效应的57倍以上,因此参考REF电路的老化程度和正常使用的A电路相比可以忽略不计。在传感器的具体设计过程中:假设我们有N个电路比较单元,首先我们在芯片设计时令REF电路单元到达仲裁器端的布线延迟比A单元到达仲裁器端的延迟大c个时间单位,则最开始仲裁器的比较结果就会都显示A电路更快,也就是输出全为1。当芯片使用一段时间后,受NBTI等效应的影响,A电路单元到仲裁器端的延迟时间会变长,当老化达到一定程度后,A电路到仲裁器的延迟会超过REF电路到仲裁器的延迟,这时仲裁器的结果会发生翻转。我们定义老化率ar=Ns＿out=0/Ntotal.其中Ns＿out=0是指N个比较单元中仲裁器输出结果为0的个数。如果老化率高于40%,我们就定义这个芯片是翻新的。为了验证该方案的可行性,我们举例了一个具体的电路结构,它由一个选择器和D触发器连接而成,也就是一个SFF,两个并列的SFF加一个仲裁器构成了一个比较单元。根据HSPICE仿真实验数据,得出了在不同初始布线延迟c下的老化率ar随时间变化的曲线,并且得出了符合正态分布的SFF单元延迟时间的均值和方差参数。我们假设了SFF单元的延迟时间随着时间的变化函数,并且用梯度下降法拟合出了使用时间和老化率的函数关系,当测量的ar大于规定的40%阈值时,就可以判断这个芯片是翻新的芯片,同时可以根据老化率来判断电路的使用时间。这种应用同样也可以延申到电路板级水平,对于电路板上不同的芯片可以分别进行测量,通过多重阈值的筛选就可以达到板级的测量。综上,本课题首先提出了基于BSA结构的老化PCB和IC的检测流程,其次为了扩大应用场景,提出了基于认证机制和老化传感器来检测翻新芯片。上述两者设计在安全性和开销方面都具有很好的表现。在未来的工作中,我们将探索利用更多的实验数据和机器学习的分类方法,进行芯片使用时间的详尽估测,将更多优秀的机器算法应用到硬件安全领域将会是未来的研究重点。