近几年来,数字集成电路发展迅速,集成电路芯片的研发成为国家发展的重大战略方向。在芯片研制过程中,设计验证非常重要。验证既可以保证设计的正确性,又能提高设计的生产率,为缩短芯片研制周期提供保障。虽然国外生产的10M/100M以太网PHY芯片已大量应用,但是在涉及我国安全领域的以太网产品中,需要采用自主研发的国产化以太网套片,其中10M/100M以太网PHY芯片必须自主设计,因此对该芯片的全面高效率的设计验证是一项非常重要又富于挑战的工作。本文的设计目标是对10M/100M以太网PHY逻辑电路进行功能验证,需要建立10M/100M以太网PHY逻辑电路验证平台,达到更高的验证效率和更好的可重用性。当前数字电路设计验证大多采用软硬件协同验证,测试激励一般是定向测试,难以达到本文的设计目标。因此,本文基于UVM验证方法,深入研究UVM验证平台的各个组件,分析10M/100M以太网PHY逻辑电路功能,结合System Verilog验证语言的优势,构建了基于UVM的10M/100M以太网PHY验证平台。针对10M/100M以太网PHY逻辑电路功能,制定详细的验证策略,提出可行的验证实施方案。在基于UVM的10M/100M以太网PHY验证平台上,运用随机激励测试与定向激励测试相结合的激励生成方式,通过Makefile脚本来运行验证实施方案,完成了对自主设计的10M/100M以太网PHY逻辑电路的仿真测试验证。在本文所设计的验证平台、验证策略和测试方式下,对10M/100M以太网PHY逻辑电路实际验证结果统计如下:功能验证的覆盖率达到100%、总体代码验证的覆盖率达到96.64%,两项覆盖率都达到了规定的验证指标要求。仿真验证表明:基于UVM设计的10M/100M以太网PHY验证平台具有可重用性和易扩展性,本文提出的验证策略与方案,能够对10M/100M以太网PHY逻辑电路进行自动化的高效验证。