随着集成电路制造工艺的发展,芯片的尺寸越来越小,在带来芯片速度以及性能方面快速提升的同时,其更容易被静电释放(ElectroStatic discharge,简称ESD)脉冲损毁。目前,半导体工业界大约有高达30%的芯片失效是由ESD造成,每年由ESD所造成的损失高达数十亿美元。ESD可能对芯片造成两种问题,一种是直接损毁导致芯片功能丧失,这种损毁在生产时能够被检测出来。二是对芯片内部电路产生非致命性损毁,这种损毁在生产时无法检测,而随着用户使用时间的增加,芯片性能变得不稳定,引起寿命降低,影响公司信誉。因此,设计出合格的ESD保护结构是提高成品率,树立公司信誉的关键。本文则针对5 V工艺下的IC进行ESD保护研究,并重点研究SCR(Silicon Controlled Rectifier,可控硅整流器)用于5V IC的ESD保护时所存在的问题并优化SCR结构。本文先简单介绍ESD防护理论与常用的ESD保护器件,如:二极管,BJT,GGNMOS,SCR。通过TLP(Transmission Line Pulse,传输线脉冲)测试曲线比较SCR与传统ESD结构的优势与劣势并建立SCR在被ESD脉冲触发到折回(Snapback)时的物理模型,然后介绍5 V器件的ESD设计窗口以及SCR结构直接用于5V芯片所存在的问题,如:触发电压过高,闩锁效应(Latch up),误触发等。并通过器件仿真获得I-V特性曲线。在提出多种抗闩锁SCR的同时,给出一种新型SCR结构,该结构不但能够用于泄放I/O口的ESD,同时能在保证VDD到GND的ESD路径不存在闩锁风险的同时泄放ESD电流。文章的最后,对先进的ESD技术进行了介绍,介绍了主动触发电路的概念,并提出一种可抗闩锁效应的SCR触发电路,利用电路仿真软件spectre对其进行了仿真验证,分析。最后,在低压射频(RF)ESD保护领域,通过RFLDMOS项目介绍了低压射频ESD的技术要求,根据TLP测试结果提出了器件优化方案。