论文部分内容阅读
低密度奇偶校验(Low Density Parity Check,LDPC)码由于具有逼近香农限的优异性能和较低的实现复杂度获得了广泛的研究,近年来在无线局域网(Wireless Local Area Networks,WLAN)、第五代移动通信技术(Fifth Generation Mobile Networks,5G)等关键领域获得了广泛的应用。在航空航天应用中,国际空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)针对航天遥控应用数据帧帧长相对较短的特点,提出了三种码长较短的LDPC码。本文围绕其推荐的短码长LDPC码,重点研究短码长LDPC码的编译码算法,主要研究内容如下:(1)为了提高准循环LDPC码编码器的吞吐量,提出了基于反馈移位寄存器的低并行度编码方案。传统的基于循环移位寄存器的编码方案利用生成矩阵的准循环特性产生生成矩阵,虽然结构清晰易于实现但吞吐量较低。所提的低并行度编码方案,在资源消耗量与基于循环移位寄存器的编码方案相当的条件下,实现了编码速率的翻倍,降低了编码延时。(2)针对CCSDS遥控应用中LDPC码码长较短、Tanner图中的短环影响BP(Belief Propagation)译码算法性能的问题,在Normalized LLR BP(Log-likelihood Ratio BP)算法和UMP BP(Uniformly Most Powerful BP)算法的基础上,提出了一种改进译码算法。该译码算法通过校验节点和变量节点同时进行补偿,改善了其短码长LDPC码的译码性能,仿真结果表明,所提改进算法的译码性能优于理论BP译码算法和UMP BP算法。同时,所提算法的计算复杂度远小于BP译码算法,与UMP BP算法相当。(3)设计了CCSDS标准中短码长LDPC码改进译码算法的实现方案,并在FPGA硬件平台上进行了实现和验证。利用Verilog HDL硬件描述语言在FPGA平台上设计了12bits量化的改进译码算法译码器,该译码器子模块主要包括变量节点处理单元、校验节点处理单元和译码控制单元等。搭建了译码器的实物测试平台,利用上位机软件对所实现的译码器硬件模块进行性能测试。测试结果表明,所设计的译码器实际性能与理论仿真结果一致,验证了本文提出的改进译码算法的可行性和实用性。