本文设计了一个为10比特40MHz模数转换器提供系统采样时钟的高速低抖动锁相环电路。该电路输出时钟的占空比为50％,输入是由晶振提供的27MHz的时钟信号,输出为2倍频的54MHz。仿真结果表明,该电路的抖动为6ps。完全满足模数转换器采样精度的要求。 1.设计采用了自上而下的流程。首先根据系统应用提出了设计指标的要求；接着用Matlab以及Vetilog-A建立了行为级模型并进行了系统级的设计仿真和优化；然后根据系统仿真的结果,设计了具体的管极电路,并进行了详细的分析,仿真和优化；最后完成了版图的设计,并通过了所有的物理验证,随时可以交付Foundry流片。 2.重点在于降低锁相环电路的抖动。根据锁相环的线性模型的特点,锁相环电路中抖动产生的机制并考虑到物理实现时种种因素的影响,提出了系统级设计,电路设计以及版图设计时减少抖动的办法,并成功实现了低抖动的要求。 3.本文的研究成果对锁相环电路的系统级设计,电路设计及版图设计,特别是抖动的分析和仿真,均有很好的参考价值。