随着通信和计算机等领域的带宽和运算速度不断增加,数字信号处理和传输的速度越来越快,同时模拟信号和数字信号之间的转换速率也越来越高,作为数字集成电路系统中关键核心模块的时钟电路,直接影响着系统芯片性能的水平。为满足复杂电路结构对时钟的需求,越来越多的模块电路被集成在同一块芯片上,因此片内时钟电路设计实现的难度日益增大。本文针对TDC计数应用对DLL性能指标的约束,完成一种低抖动延迟锁相环系统架构设计。基于模拟DLL系统小信号与噪声传递模型,确定DLL系统带宽和增益关键参数指标,定量分析环路增益与带宽之间的约束关系,比较各关键模块噪声的传递系数,给出降低模块噪声源与抑制环路带宽等基本的DLL系统低噪声设计策略。为适合TDC应用需求,重点优化内部模块的电路结构:改进传统的鉴相器为新型的双边沿触发鉴相器结构,提高鉴相效率、增大鉴相增益,进而实现快速响应;基于普通的差分电荷泵,提出改进的差分电荷泵结构,显著扩展输出电压摆幅、匹配充放电电流;采用改进的差分压控延迟线,提高压控曲线的增益线性度、改善输出时钟分相。根据版图匹配及敏感信号屏蔽的设计方法,通过共质心对称实现均匀分布以及在敏感信号两侧加接地的保护金属线提高其抗干扰能力等手段,完成关键模块电路版图设计;同时综合考虑衬底噪声、天线效应、电源线和地线以及模块或引线之间的相互干扰,尽量抑制寄生参数,进行整体系统电路版图布局。基于GSMC 0.18μm CMOS工艺,在Cadence平台下完成DLL电路的原理图和版图设计、前后仿真以及MPW流片验证。芯片测试结果表明,电源电压1.8V时,该DLL的锁定频率范围为90MHz～240MHz,静态相位误差为186ps@160MHz,最大输出分相偏差为118.4ps@160MHz,输出占空比为52%@160MHz,在中心频率160MHz处,输出时钟峰-峰值抖动为181ps@160MHz,均方根抖动为23.8ps@160MHz。本文设计的DLL功能正常,在锁定频率范围内具备一定的性能,但实测性能与设计预期相比仍有明显偏差,主要包括锁定频率范围整体下移、相同条件下的输出时钟静态和抖动性能都与仿真结果有较大的差距。针对测试过程中存在的问题进行深入分析,总结设计和测试过程中的不足,提出下一步的改进意见。