电子封装是集成电路芯片转化为实用电子产品过程中必不可少的一步,起到电子模块互连、机械支撑、保护等作用,可以显著地提高芯片的可靠性。针对高性能要求的电子封装体系,倒装封装开始成为高密度电子封装的主流方法；同时,三维封装的出现也为更高密度的电子封装提供可能。在电子封装体系中,由于芯片、基板、焊球、下填料等材料的热膨胀系数(CTE)不同,在封装工艺中很容易引入热应力,对芯片的性能及可靠性产生不良的影响。通过有效的方法测量电子封装工艺过程中产生的应力,可以帮助了解封装工艺条件对应力大小的影响,对完善电子封装工艺参数,提高电子产品的可靠性有十分重要的意义。本文利用半导体压阻效应,在SOI (Silicon-On-Insulator)片上制造力敏电阻,形成应力传感器芯片。通过在芯片上制造阵列分布的应力传感器,可以得到芯片表面应力的分布状况；同时设计铂电阻作为温度传感器,测量在不同工艺温度下芯片应力的变化。利用四点弯曲的方法标定力敏电阻的压阻系数,并通过柔性基板互连标定力敏电阻的温度系数,用以校准温度变化过程中芯片应力的计算。将应力传感器阵列芯片(5×5阵列,8mm×8mm)倒装键合于PCB (Printed Circuit Board)基板,测量得到倒装工艺所产生的应力大小约为200-300MPa,且芯片边缘及四角应力略大于中心部位。对于不同尺寸的倒装芯片,研究发现大尺寸芯片由于在倒装过程中形变程度较大,由倒装工艺所产生的应力更大。在倒装芯片底部填充不同性能的下填料,可以产生30-120MPa不等的应力,且固化应力的大小随下填料热膨胀系数及固化时间的增大而增大。当下填料的玻璃化转变温度(Tg)低于固化温度时,由于在固化过程中处于橡胶态,而产生较大的形变,从而引起更大的固化应力。在下填料的固化过程中,芯片应力呈现先增大后减小的现象,当结束固化并开始降温后,芯片应力再次回升。通过热循环实验发现,倒装芯片应力随循环次数的增加而减小,对含有下填料的样品则应力变化不明显。使用贴片胶实现倒装芯片的三维叠层封装,对于与底层芯片同一尺寸的叠层芯片贴装,在倒装芯片上形成约60MPa的应力。对于小尺寸芯片以及侧向偏移的叠层贴装方法,在表面裸露的芯片部分所产生的应力小于表面有贴片胶覆盖的区域,而多层叠层封装所产生的应力极小。利用硅基板(10mm×10mm)进行倒装键合,并利用贴片胶在硅基板下方进行叠层贴装,测量得到叠层封装项层芯片所受应力的大小,较底层芯片的应力小。