复杂辐射环境下集成电路的高可靠性、低成本、短设计周期以及长久的使用寿命一直是微电子领域的研究热点之一。本课题应用180nm工艺的抗辐射加固标准单元库,完成MCU芯片的RTL代码到GDS的半定制设计流程。完成抗辐射时序单元的后仿真,使用Siliconsmart提取所有单元在不同环境下时序信息并完善库文件。通过Design Compiler逻辑综合得到抗辐射MCU芯片的门级网表,无建立时间违例,并预估芯片将近12万门,总功耗为150m W。通过Formality形式验证工具确保抗辐射MCU芯片的RTL和门级网表逻辑功能等同。为了提高版图迭代设计的效率,采用非图形界面的自动化布局布线流程,设计数据导入与布局规划、电源网络规划、标准单元放置与优化、时钟树综合与优化以及布线与优化的各阶段命令脚本。针对抗辐射芯片的复杂工作环境采用MMMC分析策略,根据数据流布局宏模块和完成IO排列,添加endcap单元防止工艺误差的影响。综合考虑芯片功耗以及供电端口最大电流来规划芯片电源网络,调整时钟不确定性的裕量并设置窄道单元放置密度以优化时序。CTS选用驱动适中的时钟单元并合理设置目标偏差和翻转时间以使时钟树质量良好,设计特殊加宽通孔并添加非默认绕线规则,对时钟树大扇出部分使用高层金属双倍宽度双倍间距以有效降低串扰噪声。布线后进行路径串扰分析和修复,优化芯片漏电功耗,并对芯片版图进行DRC、天线效应以及时序检查,没有违例路径存在。结合自定义map文件和库文件导出正确版图,物理验证确保抗辐射MCU芯片版图与电路网表一致。静态时序分析采用Timing ECO方案进行时序修复,最终无设计规则以及建立保持时间违例。芯片面积为6000×5900μm~2,实例单元数量约为13万个,约15万条连线,密度为76%。