为了保证集成电路产品的质量，测试是必不可少的一个环节，然而被测电路的日益复杂和高度集成使得测试越来越困难，测试代价越来越高。为了降低测试成本，需要把电路易测的目标纳入设计规范。通过附加硬件或者改变电路结构，使所设计的电路易于测试，即可测性设计。集成电路中电能的消耗直接决定着电池的寿命；超深亚微米(VDSM)工艺的发展使得数亿门晶体管可以集成在一块芯片上，并以数千兆赫兹的频率工作，过高的功耗将限制并影响系统的性能甚至损坏芯片；高功耗带来的高热量使得芯片的封装和散热装置造价巨增，并存在技术上的限制。集成电路测试模式下的功耗会远远高于正常工作模式下的功耗，分析它的功耗来源并设法降低测试功耗，可以节约测试能源(对于移动设备尤其重要)，也可以降低因为测试而烧坏芯片的可能性。为了提高测试效率，也应该减少测试时间。可测性设计的本质就是使电路容易测试，它根本上也要求测试时间的减少。在可测性设计的过程中，把测试功耗和测试时间考虑进去，即为本课题研究的主要内容。本文提出了一种基于扫描阵列的降低测试功耗和减少测试时间的可测性设计方法：首先对文献中提出的扫描阵列结构进行阐述和说明，分析和论述其对降低测试功耗的正确性和有效性；本文将重叠位片的概念应用到扫描阵列之上，以此减少测试向量的重复置入，可以在降低测试功耗的同时减少测试时间；并提出一种改进的重叠位片分块算法，使需要置入被测电路的相邻不同重叠位片的跳变数目和总的测试向量的跳变数目较少，可以进一步降低测试功耗。为了验证本文所提方法的正确性和有效性，随后进行了仿真实验。从实验结果来看，本文所提出的方法达到了预期的效果。