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随着CMOS工艺技术的进步和片上系统芯片(system on chip,SoC)的广泛应用,传统的电源管理解决方案已无法满足片上系统芯片对电源的需求。SoC中对电源噪声和纹波比较敏感的电路模块,常常需要集成于片内的低压差线性稳压器(Low-dropout regulator,LDO)为其提供干净的电源电压。设计成本低、易集成、不需要片外电容、具备高电源噪声抑制比的LDO是目前面临的一个挑战。无片外电容型LDO是近年来研究较热的线性稳压器结构,其无需片外电容,适合集成于片上系统芯片内部。因此,本文对可集成于片上系统芯片内部的无片外电容型低压差线性稳压器进行了研究和设计。本文对LDO的结构原理和设计难点进行了深入的研究和分析,通过分析调整管的作用和可选类型,采用NMOS作LDO的调整管;通过分析LDO的环路结构,采用米勒补偿和阻抗衰减的方法进行环路的频率补偿,让其在轻载和重载情况下均具有良好的稳定性;通过分析LDO电源噪声抑制比的原理,设计足够的环路增益来保证LDO在低频段具备较优的电源噪声抑制比;为了优化LDO在1MHz附近中间频率段的电源噪声抑制比,采用前馈纹波抵消技术,设计了专门的辅助电路来提升电路的电源噪声抑制比;为满足LDO对偏置电压的需求,设计了为其提供偏置的高电源噪声抑制比、低温度系数的带隙基准电压源电路;为了保证整个SoC的供电安全,为LDO设计了过流保护电路;最后,本文还对设计的电路进行了版图设计和参数性能的仿真验证。本文基于40 nm CMOS工艺,设计了一款用于给高速高精度ADC中数字电路和时钟电路供电的低压差线性稳压器。利用Hspice软件对电路进行了性能仿真,仿真结果表明,本文设计的LDO输入电压1.9 V,输出电压1.3 V,在负载100μA到50 mA的范围内,具有良好的环路稳定性和负载调整率,其相位裕度保持在60度以上,输出电压的静态波动小于100μV;同时电路具备较优的电源噪声抑制比,在低频段,其电源噪声抑制比达-69.8 dB,在1MHz为-27.7dB;另外,稳压器具备可靠的过流保护功能。