众核(Many Core)芯片是由大量(未来将会是成百上千个)的、多种类的芯核,通过片上网络(Network-on-Chip, NoC)的互连方式连接在一起,具备高性能并行处理能力的芯片。这已成为未来芯片的发展趋势。然而,ITRS (International Technology Roadmap for Semiconductors) 2008显示,芯片集成度每年都在大幅增加,但芯片上可用的信号管脚数量却增加缓慢。这样,即使使用目前的各种并行测试方法进行芯片测试,众核芯片测试时间仍将会不可避免的不断延长,导致测试成本的大幅增加。因此,迫切需要研究新型的并行测试方法以应对测试时间过长的难题。测试状态下电路的功耗比正常工作状态下的功耗高很多,当芯片某一区域内的若干芯核并行测试时,如果短时间累积的大量热量无法有效散出,很可能出现该区域过热的情况,形成“热斑”。热斑会使电路静态功耗大幅增加,增大电路总功耗,不但威胁电路稳定性,也给电路带来了较大的噪声,对芯片测试产生不利影响,甚至由于温度过高而损伤部分晶体管。因此,必须控制测试时的热量与温度。本文对众核芯片的并行测试技术进行了研究,提出通过多播技术提高并行测试速度的多播路径测试方法;对并行测试时电路的热斑情况进行了分析,提出了无热斑的并行测试技术。主要工作与创新之处如下:(1)提出了一种用于单核、在晶体管级同时降低动态和静态测试功耗的方法,该方法使用一种新的扫描结构PowerSluice,即通过在扫描链中增加阻隔逻辑电路来降低动态功耗和增加控制单元来降低静态功耗,并通过遗传算法获得合适的控制值。实验结果表明该方法能大大降低扫描测试功耗,同时保持测试的故障覆盖率。特别是PowerSluice增加的面积开销与扫描单元的扇出数量没有固定的比例关系,PowerSluice是目前面积开销最小的结构之一。(2)针对基于NoC互连方式、具有多播路径传输功能的众核系统芯片,提出基于NoC的多播测试技术。它旨在通过多播技术实现片上大量多目标、多份相同测试数据的快速传输,通过片上比较结构配合测试数据(包括测试向量和测试响应)的重用来避免测试响应传出引起的网络阻塞,通过NoC中的虚通道(Virtual Channel, VC)技术,通过多条测试访问路径的并行进一步缩短测试时间。实验结果表明,本方法比串行测试方法至少减少85%的测试时间。随着网络规模的扩大,该方法效果更好。(3)为了解决多播并行测试时测试功耗密度大,容易局部过热的问题,提出一种热量敏感的多播并行测试方法。通过分析多播测试情况下的热量分布情况及其与芯核分布的关系,针对单条多播测试路径与多条测试路径的情况,分别提出了使用步长划分路径分组,实现无热斑的多播测试访问路径优化算法。实验表明,本方法能够有效的避免多播并行测试时的热斑形成。随着众核芯片规模的进一步扩大,该方法的优化空间会进一步增大,由于调度技术而增加的时延开销有望进一步缩小。